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System Verilog基礎(一)

學習文本值和基本數據類型的筆記。 1.常量(Literal Value) 1.1.整型常量 例如:8‘b0  32'd0  '0  '1  'x  'z 省略位寬則意味着全位寬都被賦值。 例 ...

Wed Dec 12 00:46:00 CST 2018 0 6507
基於簡單DUT的UVM驗證平台的搭建(一)

最近一個月在實習公司做回歸測試,對公司的UVM平台用的比較熟練,就想着自己做一個DUT,然后搭建一個UVM驗證平台。 首先,DUT是一個簡單的32位的加法器,代碼如下:alu.v ...

Thu Aug 01 06:29:00 CST 2019 3 2834
UVM之sformat

Useful SystemVerilog System Tasks Useful SystemVerilog System Tasks Task Name ...

Thu Mar 29 17:51:00 CST 2018 0 6247
UVM中的sequence使用(一)

UVM中Driver,transaction,sequence,sequencer之間的關系。 UVM將原來在Driver中的數據定義部分,單獨拿出來成為Transaction,主要完成數據的ran ...

Tue May 05 00:08:00 CST 2015 2 12149
備戰秋招-面經篇

歡迎關注個人公眾號摸魚范式 ASIC工程師面試經驗分享 來自牛客網網友ece511授權轉發 https://www.nowcoder.com/discuss/351612 ...

Mon May 04 05:10:00 CST 2020 0 3033
芯片后仿

1、芯片后仿的意義: 既然前仿保證了邏輯功能,STA 保證了時序,PT對各個corner進行了時序窮舉計算並確保時序收斂,那么作為數字IC設計流程的最后一環后仿真的意義是什么呢? 原因有若干: ...

Tue Apr 30 22:22:00 CST 2019 0 2167
uvm_do系列宏淺析

uvm_do系列宏淺析 外表篇: uvm_do系列宏包括: `uvm_do `uvm_do_pri `uvm_do_with `uvm_do_pri_with ...

Sun Dec 17 21:20:00 CST 2017 0 4366
SystemVerilog基本語法總結(下)

2018年IC設計企業筆試題解析-(驗證方向) 1、請簡述:定寬數組,動態數組,關聯數組,隊列四種數據類型的各自特點 。解析: (1)定寬數組:其寬度在聲明的時候就指定了,故其寬度在編 ...

Tue Nov 05 20:08:00 CST 2019 0 1221
System Verilog基礎(二)

這一篇筆記主要記錄Procedural,Process,Task and function,Interface和Communication中值得注意的點。 1.Procedural ...

Sun Jan 27 19:31:00 CST 2019 0 2373
UVM中啟動sequence方法總結

方法有三: 通過sequnce.start的方式啟動 通過`uvm_do系列宏來啟動 通過default sequence來啟動 下面簡單地展開說明. 通過sequence.s ...

Fri Dec 15 07:10:00 CST 2017 0 3519

 
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