SystemVerilog Assertion 設計、調試、測試總結（1）
暑期實習兩個月的其中一個任務是：如何在設計中加入斷言？以及斷言的基本語法、三種應用場景下的斷言（如FIFO、FSM、AXI4-lite總線）。參考書籍：《System Verilog Assertio ...
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SystemVerilog Assertion 設計、調試、測試總結（2）
上一篇博客主要寫了SVA的基本語法（詳細），這一篇主要寫SVA語法總結，以及如何查看SVA波形等。 斷言assertion被放在verilog設計中，方便在仿真時查看異常情況。當異常出現時， ...
SVA描述(一)
SystemVerilog Assertion(SVA):是一種描述性的語言，可以很容易的描述時序相關的情況，所以主要用在協議檢查和協議覆蓋。SVA在systemverilog仿真器中的 ...
SystemVerilog Assertion 設計、調試、測試總結（3）
上兩篇主要是講述斷言的概念，基本語法，總結等等 這一篇主要是以PPT的形式展示各個場景下關於斷言的應用。 為了在設計中加入斷言的功能，因此需要寫一個DUT。如下： ...