前面已經詳細介紹了從PL端如何用AXI總線去控制DDR的讀寫，並且從AXI_BRESP的返回值來看，我們也是成功寫入了的。但是沒有通過別的方式來驗證寫入的數據的話，總是感覺差了點什么。 　　今天 ...

　　有了前面的一堆鋪墊。現在終於開始正式准備讀寫DDR了，開發環境：VIVADO2014.2 + SDK。 　　一、首先要想在PL端通過AXI去控制DDR，我們必須要有一個AXI master ...

　　之前的項目和培訓中，都只用到了AXI-Lite或者AXI-Stream，對於AXI-FULL知之甚少，主要是每次一看到那么多接口信號就望而卻步了。 　　現在為了調試DDR，痛下決心要把AXI-F ...

　　上一節說到了DDR尋址的問題，如下圖： 　　從官方文檔上我們看到了DDR的地址是從0008_0000開始的，那么我們開始修改Xilinx給我們提供的IP核代碼。其實很簡單，上一節已經分析了地 ...

PS-PL之間的AXI 接口分為三種：• 通用 AXI（General Purpose AXI） — 一條 32 位數據總線，適合 PL 和 PS 之間的中低速通信。接口是透傳的不帶緩沖。總共有四個通 ...

前面我做了幾個實驗 都沒有用過 開關，這一次用一用 發現 vivado 真的挺方便 所以 使用 vivado 開發 1.建工程 我使用 vivado 2013.4 創建新工程 –》 nex ...

目的：幫助初次使用Zynq & MPSoC的朋友，在PL添加IP(比如AXI-CAN)，應如何生成對應的devic tree Step1: 下載device-tree-xlnx自動生成工具集 ...