FPGA基礎學習(2) -- FIFO IP核(Quartus)
ALTERA在LPM（library of parameterized mudules）庫中提供了參數可配置的單時鍾FIFO（SCFIFO）和雙時鍾FIFO（DCFIFO）。FIFO主要應用在需要數據 ...
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Vivado中xilinx_BRAM IP核使用
Vivado2017.2 中BRAM版本為 Block Memory Generator Specific Features 8.3 BRAM IP核包括有5種類型： ...
FPGA學習之路——PLL的使用
鎖相環（PLL）主要用於頻率綜合，使用一個 PLL 可以從一個輸入時鍾信號生成多個時鍾信號。 PLL 內部的功能框圖如下圖所示: 在ISE中新建一個PLL的IP核，設置四個輸出時鍾，分 ...
FPGA基礎學習(1) -- FFT IP核（Quartus）
為了突出重點，僅對I/O數據流為steaming的情況作簡要說明，以便快速上手，有關FFT ip核模型及每種設置詳細介紹請參考官方手冊FFT MegaCore Function User Guide。 ...
FPGA開發全攻略——IP核
原文鏈接： FPGA開發全攻略連載之十三：FPGA實戰開發技巧（13） 5.7 FPGA設計的IP和算法應用 基於IP的設計已成為目前FPGA設計的主流方法之一，本章首先給出IP的定義，然 ...
FPGA實戰操作(2) -- PCIe總線（例程設計分析）
1.框架總覽 平台：vivado 2016.4 FPGA：A7 在實際應用中，我們幾乎不可能自己去編寫接口協議，所以在IP核的例程上進行修改來適用於項目是個不錯的選擇。 通過vivado 中有 ...
quartus使用串口IP模塊
在quartus平台中使用串口模塊的IP，需要使用到platform designer軟件來實現。 1、在quartus界面調出IP Catalog界面。 2、在IP catalog中 ...
Quartus II 軟件生成FFT、NCO、FIR等IP核時卡住不動的解決辦法
據網友表示，遇到這個問題時，在任務管理器中手動關閉quartus_map進程就可以了，由於我的電腦最近一直沒有出問題，因此也無法驗證。歡迎大家針對這個問題討論，提出肯定、否定的說法。 另外，很多人表 ...