前言 觸發器輸入端口的數據在時間窗口內發生變化，會導致時序違例。觸發器的輸出在一段時間內徘徊在一個中間電平，既不是0也不是1。這段時間稱為決斷時間（resolution time）。經過resolu ...

一個寄存器就打一拍；異步處理一般是打兩拍；打三拍是為了判斷上升沿或下降沿。 ...

skew通常是時鍾相位上的不確定，而jitter是指時鍾頻率上的不確定。造成skew和jitter的原因很多。 由於時鍾源到達不同寄存器所經歷路徑的驅動和負載的不同，時鍾邊沿的位置有所差異，因此就帶來了skew。 而由於晶振本身穩定性，電源以及溫度變化等原因造成了時鍾頻率的變化 ...

跨時鍾域的信號分為兩類，一類是單比特的信號，一類是多比特的信號。這兩類信號無論是快時鍾域到慢時鍾域還是慢時鍾域到快時鍾域，無論是流數據還是控制信號，都可以使用異步FIFO進行同步。因此下文分類的不同情景，每一種情景都可以使用異步FIFO進行同步，后文就不作介紹。但需要 ...

1 引言基於FPGA的數字系統設計中大都推薦采用同步時序的設計，也就是單時鍾系統。但是實際的工程中，純粹單時鍾系統設計的情況很少，特別是設計模塊與外圍芯片的通信中，跨時鍾域的情況經常不可避免。如果對跨時鍾域帶來的亞穩態、采樣丟失、潛在邏輯錯誤等等一系列問題處理不當，將導致系統無法運行。本文總結 ...

的，一直沒有找到問題根源，后來在做另一個項目里，需要寫MAC的時序約束，發現Xilinx提供的MAC硬對‘R ...

信號在進行跨時鍾傳輸時，同步是不可避免的。 慢時鍾域信號同步到快時鍾域時，一般的做法都是打兩拍（單bit傳輸） module time_dff ( clk_a,clk_b,rst,d_in,d_out ); input clk_a ...

　　 在FPGA設計中，不太可能只用到一個時鍾。因此跨時鍾域的信號處理問題是我們需要經常面對的。 跨時鍾域信號如果不處理的話會導致2個問題： (1) 若高頻率時鍾區域輸出一個脈沖信號給低頻率時鍾區域，則該脈沖很有可能無法被采樣到，示意圖如下，clk2根本采樣不到pulse， 但是從原理 ...