FPGA時鍾問題——Jitter與Skew


skew通常是時鍾相位上的不確定,而jitter是指時鍾頻率上的不確定。造成skew和jitter的原因很多。

由於時鍾源到達不同寄存器所經歷路徑的驅動和負載的不同,時鍾邊沿的位置有所差異,因此就帶來了skew。

而由於晶振本身穩定性,電源以及溫度變化等原因造成了時鍾頻率的變化,就是jitter。

 

Jitter通常用UIpp來表征,UI相當於接口比特率的倒數,例如當通過截止頻率為20Hz和100kHz的單擊帶通濾波器進行測試時,在60秒內測得的2048kHz和2048kbit/s輸出接口固有抖動不應超過0.05UIpp;當通過截止頻率為10Hz和40kHz的單擊帶通濾波器進行測試時,在60秒內測得的1544kbit/s輸出接口固有抖動不應超過0.015UIpp


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