IC基礎(三)：設計中常用的時序優化方法
參考書目：英文版：《advanced FPGA design》 中文版：《高級FPGA設計，結構，實現，和優化》 解決數字電路中時序問題的八大忠告 忠告一：如果時序差的不多，在1ns以內，可以通過修改綜合、布局布線選項來搞定，如果差的多，就得動代碼。 忠告二：看時序報告，找到時序 ...
原文：IC基礎(二)：設計中常見的時序問題
.扇出太多引起的時序問題 信號驅動非常大，扇出很大，需要增加驅動能力，如果單純考慮驅動能力可以嘗試增加 buffer 來解決驅動能力，但在插入buffer的同時增加了 route 的延時，容易出現時序報告評分問題。 解決該問題常用方法為進行驅動信號邏輯復制，即對扇出很大的信號產生邏輯進行多次復制，生成多路同頻同相的信號去驅動下級邏輯電路。保證了時延同時也增大了驅動能力。但是該方法在使用過程中可以 ...
2020-05-29 08:17 0 704 推薦指數：
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