1 Verilog 基本語法
一、常量 常量按類型分為數字常量、字符常量和其他。 1.數字常量 數字常量分為整數和實數。 整數的表示形式：<+/-><數字位寬>'<數字類型> ...
原文：Verilog語法
二 電路設計 語法 設計不用的語法 a initial 設計不用，仿真時用 b task function 設計不用 仿真很少用 c for while repeat forever 設計不用 仿真很少用 d integer 設計不用 e 模塊內部最好不要有X態 Z態，內部不能有三態接口 f casex casez 設計和仿真都不用 g force wait fork 設計不用仿真很少用 h 設計 ...
2019-03-18 10:59 0 754 推薦指數：
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