從今天開始終於要學習verilog語法啦~~學完我就得去整畢業設計了，，雖然verilog一直也學了點，但總覺得沒什么系統性。打算用4月份把verilog學完，做點小實踐，把畢業設計verilog部分大致過一遍。
一：數據類型，變量和基本運算符號
1：命名規則
大小寫敏感，X代表未知狀態，Z代表高阻態
2：數字的表達
<size>'<radix><value>，默認十進制
3：模塊的新寫法
module Andor(
output X,Y;
input A,B,C
)
.......
endmodule
4：數據類型
(1)register變量，存儲數據，reg不是真正的flipflop，而是變量。
(2)vector變量，例如：wire[3:0] busA。
(3)integer/real，整型實型變量。
(4)time，my_time=$time ;//存放當前仿真時間
(5)數組array
reg var[-15:16];//32bit的regs，與reg [-15:16] var不同
reg [7:0] mem[0:1023] ;//1024 8-bit regs，看上去是二維的，但真正不是二維數組
mem[10] = 8'b10101010
不可一次取多個元素，如var[2:9]是不可以的，但reg [-15:16] var可以取var[2:9]。原因是數組的索引相當於地址，硬件無法一次讀取多個地址。而vector索引相當於取位寬。不支持多維數組，如reg var[1:10] [1:100]是錯誤的。數組不能是real類型，如real r[1:10]是錯誤的。
(6) string
reg [8*13:1] string_val; //可存放13個字符，每個字符8位
string_val = "hello,verilog";//假如超過13個字符，則前面字符會被截斷，采取低位先存。
5：操作符
(1)邏輯操作符 x&&0 = 0
(2)位操作符 ^(異或) ~^(同或)
(3)一目操作符
a = 4'b1001;
c = |a = 1|0|0|1 = 1
(4)移位操作符
(5)拼接操作符{}
但必須指定size，b = 3'b010; catz = {b,1};這是錯誤的，1必須指定size
(6)等號操作符
==/!==/===/!==
===/!==包括對xz的判斷，若用==/!=對含有xz的進行判斷，則返回x。
6：算術運算符
負數：reg [15:0] regA; regA = -4'd12;//存儲的是2的16次方-12。
integer intA; intA = -12/3; //存儲的是-4
二：賦值語句
(1)連續賦值語句
assign #del <id> = <expr>；//assign與wire配對
放在module里面，不能在過程塊里（always，initial）；多個assign語句是並發的，執行順序不相關；
(2)門級建模
這些例化在module里，不能在procedure里面。
(3)行為級模塊-過程塊
過程塊里的code是順序執行的，begin..end；
包括initial與always塊，initial只在仿真為0時執行一遍，不可綜合，不可構建電路；always塊在仿真為0時執行，執行多次，可綜合，可構建電路。
(4)塊語句block
sequential：begin...end 順序執行
parallel: fork...join 並行執行，不可綜合，不可構建電路。
begin...end與fork...join可相互嵌套。
(5)always塊
assign不可放在always語句里，always左側變量必須是reg型。
always @(敏感信號) ，敏感信號可以是電平信號也可以是觸發沿信號。
(6)wait(expr)
wait不可綜合，用於仿真。
三：條件語句循環語句
(1)if語句，else語句要充分考慮多個情況，不然會形成latch。可綜合
(2)case，可綜合
(3)for循環，是否可綜合取決於變量的循環是不是固定的
(4)while() begin ...end 不可綜合
(5)repeat(times) stmt;不可綜合
(6)forever 不可綜合
forever #10 clk = ~clk; //對時鍾建模，生成clock，always也可產生時鍾，但不專業。我們推薦用forever產生時鍾。