關於set_input_delay和set_output_delay的選項-max和-min的存在意義和推導
一、存在背景分析 文檔的說法是，set_input_delay和set_output_delay描述的是數據在端口處與某時鍾的時序關系。這樣的說法是很表面的。input/output其實是模擬數據在端口外的延時，實際上這是端口的一個外部約束條件，目的是為了約束FPGA輸入端口 ...
原文：max_delay/min_delay和input_delay/output_delay
今天在使用DC設置隨路時鍾的時候發現里兩個比較容易混淆的設置:max delay min delay和input delay output delay。 max delay min delay設置指定路徑的最大延遲和最小延遲。 如果電路完全是有組合邏輯電路構成的，可以直接使用這兩條命令設置延遲。例如，限制一個門控時鍾的控制信號ctrl： set max delay from ctrl 以上命令限制 ...
2018-09-29 15:32 0 853 推薦指數：
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