FPGA input_output delay 時序約束

input delay / output delay 約束

input delay :數據相對於時鍾Launch沿的相位關系

output delay:數據相對於時鍾Capture沿的相位關系

1 系統同步：System Synchronous Interface

系統同步，時鍾信號在系統級上同源，板級走線的延時也要對齊，無法達到更高速的設計要求，所以大部分情況也僅僅應用SDR 方式。

1.1    Input delay

 

Example：

1.2    Output delay

 

Example:

 

2 源同步：

源同步，在發送端將數據和時鍾同步傳輸，在接收端用時鍾沿脈沖來對數據進行鎖存，重新使數據與時鍾同步。源同步接口最大的優點就是大大提升了總線的速度，可以是SDR方式，也可以是DDR方式。

2.1    SDR 中心對齊 input delay

2.2    SDR 中心對齊 output delay

 

2.3    DDR 中心對齊 input_delay

set_input_delay - clock clk -max         T/2 - dv_bfe

set_input_delay -clock clk -min           dv_are

set_input_delay -clock clk -max           T/2-dv_bre    -clock_fall -add_delay

set_input_delay -clock clk -min            dv_afe              -clock_fall -add_delay

2.4    DDR 中心對齊 output_delay

set_output_delay - clock clk_out -max                  tsu_r

set_output_delay - clock clk_out -min                   -thd_r

set_output_delay - clock clk_out -max                  tsu_f   -clock_fall -add_delay

set_output_delay - clock clk_out -max                  -thd_f  -clock_fall -add_delay

2.5    DDR 邊沿對齊 input_delay

set_input_delay - clock clk -max           skew_are

set_input_delay -clock clk -min             -skew_bre

set_input_delay -clock clk -max             skew_afe    -clock_fall -add_delay

set_input_delay -clock clk -min             -skew_bfe        -clock_fall -add_delay

2.6    DDR 邊沿對齊 output delay

set_output_delay - clock clk_out -max                  T/2 - afe_skew

set_output_delay - clock clk_out -min                   bre_skew

set_output_delay - clock clk_out -max                  T/2 - are_skew   -clock_fall -add_delay

set_output_delay - clock clk_out -max                  bfe_skew        -clock_fall -add_delay