input delay / output delay 约束
input delay :数据相对于时钟Launch沿的相位关系
output delay:数据相对于时钟Capture沿的相位关系
1 系统同步：System Synchronous Interface
系统同步，时钟信号在系统级上同源，板级走线的延时也要对齐，无法达到更高速的设计要求，所以大部分情况也仅仅应用SDR 方式。
1.1 Input delay
Example：
1.2 Output delay
Example:
2 源同步：
源同步，在发送端将数据和时钟同步传输，在接收端用时钟沿脉冲来对数据进行锁存，重新使数据与时钟同步。源同步接口最大的优点就是大大提升了总线的速度，可以是SDR方式，也可以是DDR方式。
2.1 SDR 中心对齐 input delay
2.2 SDR 中心对齐 output delay
2.3 DDR 中心对齐 input_delay
set_input_delay - clock clk -max T/2 - dv_bfe
set_input_delay -clock clk -min dv_are
set_input_delay -clock clk -max T/2-dv_bre -clock_fall -add_delay
set_input_delay -clock clk -min dv_afe -clock_fall -add_delay
2.4 DDR 中心对齐 output_delay
set_output_delay - clock clk_out -max tsu_r
set_output_delay - clock clk_out -min -thd_r
set_output_delay - clock clk_out -max tsu_f -clock_fall -add_delay
set_output_delay - clock clk_out -max -thd_f -clock_fall -add_delay
2.5 DDR 边沿对齐 input_delay
set_input_delay - clock clk -max skew_are
set_input_delay -clock clk -min -skew_bre
set_input_delay -clock clk -max skew_afe -clock_fall -add_delay
set_input_delay -clock clk -min -skew_bfe -clock_fall -add_delay
2.6 DDR 边沿对齐 output delay
set_output_delay - clock clk_out -max T/2 - afe_skew
set_output_delay - clock clk_out -min bre_skew
set_output_delay - clock clk_out -max T/2 - are_skew -clock_fall -add_delay
set_output_delay - clock clk_out -max bfe_skew -clock_fall -add_delay