sdc中對I/O口的約束----set_input/output_delay

1、set_input_delay

定義：the time data arrives at FPGA and still meets Tsu

來源：數據來源於外部器件

由圖可見，約束-set_input_delay時，需要定義一個virtual clock

計算：

2、set_output_delay

定義：the time data to arrive and still meet ASSP’s Tsu

來源：數據來源於FPGA，應包含FPGA於ASSP之間的路徑延遲

需定義virtual clock

計算：