max_delay/min_delay和input_delay/output_delay
今天在使用DC設置隨路時鍾的時候發現里兩個比較容易混淆的設置:max_delay/min_delay和input_delay/output_delay。 1)max_delay/min_delay設置指定路徑的最大延遲和最小延遲。 如果電路完全是有組合邏輯電路構成的，可以直接使用這兩條 ...
原文：sdc中對I/O口的約束----set_input/output_delay
set input delay 定義：the time data arrives at FPGA and still meets Tsu 來源：數據來源於外部器件 由圖可見，約束 set input delay時，需要定義一個virtual clock 計算： set output delay 定義：the time data to arrive and still meet ASSP s Ts ...
2012-07-09 18:54 0 5893 推薦指數：
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