Verilog語法
二、電路設計（語法） 1、設計不用的語法 a）initial【設計不用，仿真時用】 b）task/function【設計不用、仿真很少用】 c）for/while/repeat/forever【設計不用、仿真很少用】 d）integer【設計不用】 e）模塊內部最好不要有X態、Z態 ...
原文：1 Verilog 基本語法
一 常量 常量按類型分為數字常量 字符常量和其他。 .數字常量 數字常量分為整數和實數。 整數的表示形式： lt gt lt 數字位寬 gt lt 數字類型 gt lt 數字 gt 負號表示為負數，負數通常表示為二進制的補碼形式： d 表示 位的用二進制補碼形式存儲的十進制 ，表示負數 數字類型：十進制 D或d 十六進制 H或h 二進制 B或b 八進制 O或o 數字： ， ， ， ， ， ， ， ...
2018-05-25 15:25 0 1203 推薦指數：
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