數字asic流程實驗（四） DC綜合
數字asic流程實驗（四） DC綜合 1.Design Compiler 簡介 Design Compiler（以下簡稱DC）是Synopsys公司用於做電路綜合的核心工具，可以將HDL描述的電路轉換為基於工藝的門級網表。 邏輯綜合分為三個階段： 轉譯（Translation ...
原文：ASIC DC綜合的理解
ASIC DC綜合的理解 DC綜合流程 輸入設計文件 指定的工藝庫文件 約束文件 經過DC的綜合，輸出滿足期望的門級網表及綜合報告 輸入輸出數據 輸入文件：設計文件 verilog等 工藝庫 db 約束文件 輸出文件：網表 Netlist report DC對輸入數據的理解 設計對象 DC將讀入的設計進行解析，分成不同的設計對象。 DC將設計對象分為八種不同的類型： 設計 Design 單元 Ce ...
2018-04-25 17:34 0 1004 推薦指數：
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DC綜合簡單總結（1） *****************set_dont_touch和set_dont_touch_network**************** ？ 在綜合的過程中，為了不讓DC工具自動優化一些我們不希望其優化的模塊（比如CLK）我們通常都會設置 ...
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