原文:DC學習(9)綜合后處理時序分析

DC時序分析與內部嵌入的時序分析儀 STA 一:編譯及編譯后步驟 : 第一次綜合 compile ultra no boundary no autoungroup scan timing retime : 查看時序 report constraint all violation report timing : 若第二步時序檢查有violation,則可進行group path增添路徑,優化多條路徑 ...

2018-04-10 21:11 0 1061 推薦指數:

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DC學習(5)基本時序約束

參考http://www.cnblogs.com/IClearner/p/6624722.html,寫得很好 一:時序約束 1:分類   時鍾的約束(寄存器-寄存器之間的路徑約束),輸入延時的約束,輸出延時的約束 2:時序約束對電路的要求   綜合工具現在不能很好地支持異步電路,甚至不 ...

Sat Mar 31 04:58:00 CST 2018 0 1618
DC學習(2)綜合的流程

一:邏輯綜合的概述   synthesis = translation + logic optimization + gate mapping 1:Translation   主要把描述RTL級的HDL語言,在約束下轉換成DC內部的同意用門級描述的電路,以GTECH或者沒有映射的ddc形式 ...

Fri Mar 30 03:24:00 CST 2018 0 4753
DC學習(8)綜合與優化

一:綜合策略 top-down & bottom-up 1:top-down   層次化結構,只對頂層設計進行全面約束,針對個別模塊有特殊約束;比如管理模塊(clock模塊,reset模塊等)的綜合不會與工作模塊(頂層模塊)放在一起綜合的。 2:bottom-up   對底層 ...

Tue Apr 03 05:37:00 CST 2018 0 1015
Tcl與Design Compiler (十二)——綜合后處理

本文如果有錯,歡迎留言更正;此外,轉載請標明出處 http://www.cnblogs.com/IClearner/ ,作者:IC_learner 概述   前面也講了一些綜合后的需要進行的一些工作,這里就集中講一下DC完成綜合了,產生了一些文件,我們就要查看它生成的網表和信息,下面就來 ...

Mon Apr 03 19:18:00 CST 2017 0 10651
Tcl與Design Compiler (五)——綜合庫(時序庫)和DC的設計對象

本文如果有錯,歡迎留言更正;此外,轉載請標明出處 http://www.cnblogs.com/IClearner/ ,作者:IC_learner   前面一直說到綜合庫/工藝庫這些東西,現在就來講講講綜合庫里面有什么東西,同時也講講synopsys的Design Ware庫。主要內容分為三個 ...

Sun Mar 26 21:18:00 CST 2017 6 12235
DC學習(11)綜合產生的文件

一:綜合產生的文件   前面也講了一些綜合后的需要進行的一些工作,這里就集中講一下DC完成綜合了,產生了一些文件,我們就要查看它生成的網表和信息,下面就來介紹DC綜合完成之后要進行哪些工作:                    也就是說,DC一般完成綜合后,主要生成.ddc、.def ...

Thu Apr 12 04:30:00 CST 2018 0 1106
DC綜合簡單總結(1)

DC綜合簡單總結(1) *****************set_dont_touch和set_dont_touch_network**************** ? 在綜合的過程中,為了不讓DC工具自動優化一些我們不希望其優化的模塊(比如CLK)我們通常都會設置 ...

Sun Apr 28 19:31:00 CST 2019 0 2470
 
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