module pwm (clk, write_data, cs, write_n, addr, clr_n, read_data, pwm_out); input clk; input [31:0] ...

一.DDS的原理 　　直接數字頻率合成器（DDS），功能是通過輸入頻率輸入字從而實現改變輸出信號的頻率的功能，它所利用的原理就是雖然對於一段正弦信號來說其幅度值是非線性的，但是其相位的值卻是線性增加的，如下圖所示：DDS的核心公式便脫穎而出 公式中N代表的是頻率字輸入的位數 ...

的存儲單元主要是由雙口RAM（異步讀寫來實現的），在verilog 實現之RAM中已經講過各種各樣的RAM的實 ...

下面摘錄我寫的簡單的UART代碼，對於靈活性和健壯性做了如下設計： 1、系統時鍾及串口波特率以參數形式輸入，例化時可以靈活設置 2、接受模塊在起始位會檢測中點電平是否仍然為低，否則判定為抖動 ...

概述 Uart是個縮寫，全稱是通用異步收發傳輸器（Universal Asynchronous Receiver/Transmitter）。單向傳輸只需要單線。異步傳輸的意思是沒有同步時鍾來同步發送 ...

首先，直方圖均衡發展到現在，以及有許多版本，比如CLAHE，筆者在這里先只寫自己如何實現最普通的HE。 實現直方圖均衡前，需要先實現直方圖統計。 直方圖統計就是統計一副圖像中各灰度級的像素數量，比如： FPGA實現： 首先，需要一個RAM來存儲統計的數據，數據位寬視圖像大小而定 ...

本文章主要討論高斯白噪聲的FPGA實現。簡單的方法可以采用在Matlab中產生服從一定均值和方差的I、Q兩路噪聲信號。然后將兩組數據存在FPGA中進行回放，以此來產生高斯白噪聲。這種方法優點是產生方法簡單占用FPGA資源少，但是他只能保證在回放噪聲的一段數據是滿足不相關特性的，段與段 ...

　　寫在前面的話：之前都是寫了一些關於在實踐中遇到的問題。今天在和同門討論中發現都在用Verilog實現一些IP核的功能，感覺自己有點落后了，不高興。所以就開始着手試着實現一下，一開始有點蒙，一直用RAM但是正道自己用verilog 實現的時候，就發現你的了解的特別透徹。才能來時現。開始正文 ...