前面已經把DDR用app接口的方式控制住了,結果這個工程確要用microblaze。所以還要接到axi上。於是又來了一段苦逼的路程。 要用axi控制ddr,先得把接口給弄清楚了,各個接口干嘛的。把mig上的axi接口全部復制出來。再一個個的查 ...
網上有位大神寫了 xilinx平台DDR 設計教程之XX篇 ,一共五篇。稍微百度一下就能出來。最后也給出了具體的app接口的控制方式,只是沒有code而已。這里做個小筆記,表示自己的實現方案 ddr app ctrl 是app控制器 wdata in 僅僅是將 bit的有效數據轉換成 bit數據,然后在存入到FIFO中。額,之所以不用 bit位寬進 位寬出的FIFO,是因為xilinx的FIFO ...
2017-05-12 16:59 5 2541 推薦指數:
前面已經把DDR用app接口的方式控制住了,結果這個工程確要用microblaze。所以還要接到axi上。於是又來了一段苦逼的路程。 要用axi控制ddr,先得把接口給弄清楚了,各個接口干嘛的。把mig上的axi接口全部復制出來。再一個個的查 ...
最近阿威也在玩MIG ,然后對我問了一大堆問題,主要針對MIG的時鍾。后來發現自己理解得還是不夠。這么一討論更加清晰了,做個筆記吧。 第一個時鍾,也就是MIG 對DDR接口的時鍾。因為我用的是ddr3,K7的器件。所以選擇了800M,那么也就是說我請求 ...
最近在玩KC705上的ddr3.開始信誓旦旦的說要自己寫controller。 於是開始讀datasheet,在鎂光的官網上弄了一個ddr3 的module的仿真模型,仿真讀寫有效的之后就屁顛屁顛的跑的群里問大家這個clock怎么匹配。然后才知道有PHY這個東西,不用PHY就玩ddr ...
Vivado中的MIG已經集成了modelsim仿真環境,是不是所有IP 都有這個福利呢,不知道哦,沒空去驗證。 第一步:使用vivado中的MIG IP生成一堆東西 ,這個過程自己百度。或者是ug586有step by step 的,so easy。 生成之后是這樣子 ...
本文設計思想采用明德揚至簡設計法。在高速信號處理場合下,很短時間內就要緩存大量的數據,這時片內存儲資源已經遠遠不夠了。DDR SDRAM因其極高的性價比幾乎是每一款中高檔FPGA開發板的首選外部存儲芯片。DDR操作時序非常復雜,之所以在FPGA開發中用途如此廣泛,都要得意於MIG IP核。網上 ...
DDR3調試總結 本文為原創,轉載請注明作者與出處 http://blog.csdn.net/hanfei_1/article/details/70546010 以前同是DDR3的無知少年,由於項目需求、工作需要,有幸深入研究DDR3,中間也確實歷經各種盲目階段,查詢資料、建立 ...
FPGA DDR3調試 Spartan6 FPGA芯片中集成了MCB硬核,它可以支持到DDR3。在Xilinx的開發工具Xilinx ISE中提供了MIG IP核,設計者可以用它來直接生成 DDR3 控制器設計模塊,並通過 MIG 的 GUI 圖形界面完成相關配置。 首先,建立ISE工程 ...
一、硬件設計 1、DDR3顆粒一側,控制線、地址線線序不能交換; 2、DDR3顆粒一側,數據線可隨意交換; 3、FPGA一側,控制線、地址線、數據線均有專用引腳,需全部按要求連接。 這樣一是為了硬件布線能通,二是保證了FPGA分配引腳時不會亂,按照專用引腳規定的分配即可 ...