System Verilog學習筆記（一）
1.var/reg與bit/logic 異： reg——>在verilog hdl中用來聲明寄存器； var——>在SV中所有暫存的資源視為變量，即variable；同： reg和var都會消耗FPGA資源。注： a.SV中保留了reg關鍵字，reg與var有等價左右。 b.SV ...
原文：system verilog學習筆記2
進程： 在定義fork...join塊的時候，將整個分叉封裝在一個begin..end塊中會引起整個塊作為單個進程執行，其中每條語句順序地執行 sv為下列進程產生一個執行線程：每一個initial塊，每一個always塊，fork...join join any,join none 語句的每一個並行語句，每一個動態進程 每一個連續賦值也可以認為是它自己的線程 在一個fork...join語句的關聯 ...
2017-04-09 22:42 0 1230 推薦指數：
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