在VerilogHDL中調用VHDL的模塊
最近忽然要用到在VerilogHDL中調用VHDL的模塊，從網上找了例程，把自己會忘掉的東西記在這里，。 2選1多路復用器的VHDL描述：entity mux2_1 is port( dina : in bit; dinb : in bit; sel : in bit; dout : out ...
原文：在verilog中調用VHDL模塊
習慣了自己發現一些小問題，既然發現了，就記下來吧，不然又要忘了，這是多么悲痛的領悟。 今天在用vivado進行塊設計時所生成的頂層模塊居然是用VHDL語言描述的，這時郁悶了，表示只看過VHDL語法但沒寫過。暫且不說VHDL模塊的內容，我應該如何在測試平台中例化它並對它進行測試呢 稍微查了一下，其實很簡單，只要把VHDL中的組件名 端口統統拿出來，按照verilog模塊的例化形式就可以了。下面舉個簡 ...
2017-03-07 14:35 0 4301 推薦指數：
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