ALTERA系列FPGA時序分析（二）
一、基本時序路徑 1.FPGA內部來說，常見的基本時序路徑（即靜態時序分析對象）有以下四類： (1)內部寄存器之間的時序路徑，即reg2reg (2)輸入引腳到內部寄存器的時序路徑，即pin2reg (3)內部寄存器到到輸引腳的時序路徑，即reg2pin (4)輸入引腳到輸出引腳的時序 ...
原文：ALTERA系列FPGA時序分析（一）
一. 約束的基本介紹 .約束的分類 lt gt .時序約束：主要用於規范設計的時序行為，表達設計者期望滿足的時序條指導綜合和布局布線階段的優化算法等。 區域與位置約束：主要用於指定芯片I O引腳位置以及指導實現工具在芯特定的物理區域進行布局布線。 其他約束：泛指目標芯片型號 接口位置，電氣特性等約束屬性。 .時序約束的主要作用 lt gt .提高設計的工作頻率 通過附加時序約束可以控制邏輯的綜合 ...
2016-01-25 00:47 2 4288 推薦指數：
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