System Verilog (4) 數組 Arrays
（3）Arrays SV的數組類型： 合並數組，非合並數組，動態數組，聯合數組，隊列 根據數組大小是否固定，可分為固定數組（靜態數組）和動態數組 1. 合並數組 packed arrays 存儲方式是連續的，中間沒有閑置空間 例如，32bit的寄存器，可以看成是4個8bit的數據 ...
原文：verilog 數組參數
verilog 支持定義數組參數，這樣工程很大時，例化模塊時可以使代碼更簡潔：詳見實例 module dma controller parameter integer C MAX MIG BL : , , , , parameter integer C APP DATA WIDTH : , , , , parameter integer C DMA WR DATA WIDTH : , , , , ...
2015-03-31 17:09 0 8236 推薦指數：
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