Verilog之event的用法
編寫verilog的testbench時，可使用event變量觸發事件。 event變量聲明為： event var; event觸發為： ->var; 捕獲觸發為： @(var); 在modelsim中可運行的實例碼如下： 10個時間單位后reset_trigger事件 ...
原文：verilog event 用法
在testbench中，可以使用event變量觸發事件。 event變量聲明為： event var event觸發為： gt var 捕獲觸發為： var 實例代碼如下： 個時間單位后reset trigger事件被觸發，捕獲后將reset設置一個時鍾周期在觸發reset done trigger。之后再分別設置 個周期的隨機信號給enable和reset。 ...
2013-06-13 15:17 0 4146 推薦指數：
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