Verilog的序列信號檢測器實現及其testbench仿真
終於邁向了testbench的學習，第一個就拿簡單的練練手，沒想這都遇到了好幾個問題，在一番折騰下，終於把問題調試完畢，趁熱乎過來寫下本人的第一篇博客。。序列信號檢測器對串行輸出進行檢測，如果檢測到連續的1001，則輸出1，否則輸出0。 程序采用兩段式狀態機寫法。兩段式狀態機即：用兩個 ...
原文：第一次verilog實驗——序列檢測器的實現
第一次用verilog上機建模，深刻體會到看書所掌握不到的體會。有時候看書無法細心觀察到的東西，在敲實驗代碼的時候，或許能夠體現出來。現將第一次的體會記錄如下。 還是先將verilog代碼寫下 然后是testbench的代碼： 用Modelsim進行綜合前仿真，波形如下： 波形從上到下依次是clk，rst n，x，z ，x用於序列輸入，z為檢測到 序列之后的輸出。 從第一次實驗中得到了幾點經驗， ...
2013-02-13 22:20 0 11576 推薦指數：
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