第一次verilog實驗——序列檢測器的實現

　　第一次用verilog上機建模，深刻體會到看書所掌握不到的體會。有時候看書無法細心觀察到的東西，在敲實驗代碼的時候，或許能夠體現出來。現將第一次的體會記錄如下。

還是先將verilog代碼寫下

/************************************************************************
模塊作者：灰色的魚
編寫時間：13:52 2013/2/13
模塊功能：對串行輸入的數據流進行檢測。只要發現10010序列，就立即輸出高電平。
*************************************************************************/
module seqdet(x,z,clk,rst_n);
input clk,rst_n;
input x;
output z;

reg z;
reg [2:0] pstate,nstate;

parameter s1=3'd0,
          s2=3'd1,
          s3=3'd2,
          s4=3'd3,
          s5=3'd4,
          s6=3'd5;
          
always @(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        pstate<=s1;
    else
        pstate<=nstate;
end

always @(pstate or x)
begin
    case(pstate)
        s1:
            if(x==1)
                nstate=s2;
            else
                nstate=s1;
        s2:
            nstate=x?s2:s3;
        s3:
            nstate=x?s2:s4;
        s4:
            nstate=x?s5:s1;
        s5:
            nstate=x?s2:s6;
        s6:
            nstate=x?s2:s4;
        default:
            nstate=s1;
        endcase
end

always @(pstate or x or rst_n)
begin
    if(!rst_n==1)
        z=1'b0;
    else if(pstate==s5 && x==0)
                z=1'b1;
         else
            z=1'b0;
end

endmodule

然后是testbench的代碼：

`timescale 1 ns/ 1 ps
module seqdet_vlg_tst();

reg clk;
reg rst_n;
wire x;                                             
wire z;

reg[19:0] data;

assign x=data[19];
                          
seqdet i1 (
  
    .clk(clk),
    .rst_n(rst_n),
    .x(x),
    .z(z)
);

initial                                                
begin                                                  
                        
    clk=0;
    rst_n=0;
    #500 rst_n=1; 
    data=20'b1100_1001_0000_1001_0100;                                                                                              
    #(100*100) $stop;                     
end 
                                                   
always                                                                                                                                        
    #50 clk=~clk; 
                                                                                                                                                   
always @(posedge clk)
begin
    #2 data={data[18:0],data[19]};
end 
                                               
endmodule

用Modelsim進行綜合前仿真，波形如下：（波形從上到下依次是clk，rst_n，x，z），x用於序列輸入，z為檢測到"10010"序列之后的輸出。

從第一次實驗中得到了幾點經驗，當然在以后的學習之中還需好好注意：

1. 寫testbench時候，`timescale輸入問題，t前面的符號是鍵盤左上角‘1’左邊那個鍵。而3'd0中的符號是引號那個鍵。這在看書的時候，不細心發現，還不容易察覺。重點是作者也沒強調。
2. 軟件問題。話了挺長時間弄軟件（指的是Modelsim），加上本身對自己寫的代碼不是特別自信，所以到了后來才發現軟件有問題。按照網絡上各種方法醫治，都無果。沒有辦法了，自豪使用免費版本的Modelsim（不過，學習的話真的夠用了）。
3. Verilog的相關語法：

　　　　A． 關於阻塞賦值與非阻塞賦值的用法區別。

　　　　B． assign語句賦值號左邊只能是wire類型（只在wire與reg型之中做討論）。而always快語句中，被賦值的只能是reg類型。

　　4.在Quartus II中進行中文注釋時，往往不能直接輸入。最好的方法是先在記事本里將注釋寫好，然后copy到Quartus II里去。

　　5．對數字的寫法不要忘記是<位數>’<進制><數字>。