原文:C6678->SRIO和Virtex6->FPGA

設計的板子到了SRIO調試階段了,在板子上,一片V 和兩片 通過 XSRIO互聯,中間沒有Switch,總算搞定了相互之間的通信。 首先,感謝Ti論壇提供的SRIO程序范例,但是其硬件平台是EVM板,更多的只能用於loopback測試,但是可以在其基礎上修改。 .初始化DSP的SRIO,主要是對SerDes進行配置,然后是Lane和Speed的配置,最后需要等待FPGA的LinK建立,我們在建立 ...

2012-07-13 23:11 19 6386 推薦指數:

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SRIO調試(C6678->SRIOVirtex6->FPGA

C6678->SRIOVirtex6->FPGA 設計的板子到了SRIO調試階段了,在板子上,一片V6和兩片6678通過4XSRIO互聯,中間沒有Switch,總算搞定了相互之間的通信 ...

Thu Oct 26 23:46:00 CST 2017 0 1212
6678SRIO初始化問題

首先,FPGASRIO初始化需要配合DSPSRIO初始化同步進行。並且FPGASRIO初始化時間要早於DSP的SRIO初始化。 所以這就涉及一個同步的問題。 需要先運行FPGASRIO初始化,然后DSP運行SRIO初始化,兩方配合完成SRIO初始化。 但是如果純粹去計算啟動時間,每個 ...

Tue Aug 25 03:36:00 CST 2020 1 711
基於TI DSP TMS320C6678、Xilinx K7 FPGA XC7K325T的高速數據處理核心板

一、板卡概述 該DSP+FPGA高速信號采集處理板由我公司自主研發,包含一片TI DSP TMS320C6678和一片Xilinx FPGA K7 XC72K325T-1ffg900。包含1個千兆網口,1個FMC HPC接口。可搭配使用AD FMC子卡、圖像FMC子卡等,用於軟件無線電系統,基帶 ...

Fri Nov 26 18:17:00 CST 2021 0 934
C6678的PLL模塊設置

這部分講解的是Main PLL和 PLL Controller的配置,主要介紹怎樣提供DSP核 C66X CorePac需要的工作時鍾;C6678除了Main PLL,還有 DDR3 PLL、PASS PLL。 1、Keystone1架構 C6678: Main PLL and PLL ...

Thu Feb 01 06:53:00 CST 2018 0 1294
基於TI DSP TMS320C6678、Xilinx K7 FPGA XC7K325T的高速數據處理核心板

一、板卡概述 該DSP+FPGA高速信號采集處理板由我公司自主研發,包含一片TI DSP TMS320C6678和一片Xilinx FPGA K7 XC72K325T-1ffg900。包含1個千兆網口,1個FMC HPC接口。可搭配使用AD FMC子卡、圖像FMC子卡等,用於軟件無線電系統,基帶 ...

Thu Dec 16 00:02:00 CST 2021 0 101
關於C6678的網口問題

1、C6678 Keystone1架構的GbE switch subsystem如圖所示: 2、從圖中可以看到MAC層與物理層PHY芯片的連接接口是由SGMII+SerDES構成,SGMII是以太網MAC與PHY之間的媒體接口,SerDES為可編程的串行接口,為差分輸入輸出。 3、網上 ...

Fri Dec 08 18:16:00 CST 2017 0 1514
 
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