晶體管邏輯芯片設計微縮圖形化
伴隨着晶體管大小不斷逼近原子的物理體積極限，傳統摩爾定律下的2D微縮技術不再能同時改善芯片的性能、功率、面積成本和上市時間(即：PPACt)，晶體管設計、互連微縮、圖形化和設計技術協同優化(DTCO)成為橫亘在邏輯微縮道路上的三座大山。邏輯芯片，電子產品中主要的處理引擎，功耗和性能對其至關重要。
本文圍繞晶體管設計、互連微縮以及圖形化和設計技術協同化等方面進行了系統分析。
邏輯芯片，電子產品中主要的處理引擎，功耗和性能對其至關重要。以蘋果A14芯片為例，這顆采用5nm節點工藝制造的芯片，擁有約120億個晶體管和240億個晶體管觸點，7個閾值電壓的設計確保了產品的高性能、高可靠性和長續航能力。
圖1：蘋果A14芯片擁有約120億個晶體管和240億個晶體管觸點。
伴隨着晶體管大小不斷逼近原子的物理體積極限，傳統摩爾定律下的2D微縮技術不再能同時改善芯片的性能、功率、面積成本和上市時間(即：PPACt)，晶體管設計、互連微縮、圖形化和設計技術協同優化(DTCO)成為橫亘在邏輯微縮道路上的三座大山。需要綜合地采用多種方法，包括新的系統架構、新的3D結構、新型材料、縮小晶體管尺寸等新方法，以及能以新方式連接芯片的先進封裝方案。
01 晶體管設計
了解FinFET晶體管架構的人士都知道，FinFET包括三個主要模塊：溝道和淺溝槽隔離、高K金屬柵極(HKMG)和晶體管源極/漏極電阻。為了達到最佳性能，常常通過調整各種物理參數來提高晶體管的開關速度，如鰭片高度、溝道柵極長度、溝道電子遷移率、開關時使用的閾值電壓和幫助控制開關通斷狀態的柵極氧化物厚度等等。
圖2：FinFET的主要模塊是溝道和淺溝槽隔離(1)、高K金屬柵極(2)和晶體管源極/漏極電阻(3)
在溝道和淺溝槽隔離模塊中，業界之前的做法是在多個技術節點上增加鰭片高度並減小鰭片寬度以提高速度。然而，由於需要放置在鰭片之間的隔離氧化物會引起應變，鰭片越高、越窄，在制造過程中就越容易彎曲。這種彎曲會導致反作用應變，進而降低電子遷移率並影響閾值電壓，由此增加晶體管的可變性。
圖3：隨着FinFET不斷擴容，形成晶體管柵極的鰭片變得越來越高、越來越窄，使得在制造過程中變得更加脆弱、更加容易彎曲，因此降低了性能和功率效率
在金屬疊層非常復雜的HKMG模塊中，包括界面層、高K層和金屬柵極層在內的疊層數量最多可達七層。其中，界面和高K兩層的微縮對於減少柵極氧化物至關重要，因為能否提高晶體管驅動電流將取決於此。但現實的問題是，由於14nm節點、接口和高K層的微縮速度與其他物理參數的微縮速度不同，就無法實現更高的晶體管驅動電流，因此需要能使接口和高K恢復同步微縮的創新方法。
圖4：高K金屬柵極疊層的橫截面。微縮接口和高K層對於減少柵極氧化層至關重要，而減少柵極氧化物會提高晶體管速度。
晶體管源極/漏極電阻模塊。統計數據顯示，每次新的制程微縮工藝可使每個節點的晶體管接觸面積減少了大約25%。面積越小，電阻就越大，金屬觸點和硅晶體管間的接口電阻，以及源極和漏極區域內的外部電阻是主要貢獻因素。
圖5：晶體管接觸電阻的主要貢獻因素是金屬觸點和硅晶體管之間的接口電阻，以及源極和漏極區域內的外部電阻。
於是，業界正在迅速轉向采納一種稱為環柵(GAA)的新架構，其中硅鰭片方向旋轉，層層重疊起來。GAA晶體管通過取代基於光刻和刻蝕的傳統控制方法，提供了一種解決鰭片可變性的新途徑。改用外延和選擇性去除可以極其精確地控制鰭片寬度。從性能角度來看，GAA 架構可降低可變性，同時支持柵極長度微縮，將驅動電流增加10%至15%，同時降低功耗。
圖6：在環柵晶體管架構中，FinFET基本上旋轉到側面，鰭片寬度控制的方法，從光刻和刻蝕變為外延和選擇性去除。
02 互相微縮
可能有所不知，在蘋果A14芯片88mm2的面積中，堆疊了超過15層不同尺寸的金屬，銅互連線數量超過上百億條。如果放任自流，這些互聯電阻的耗電量就將占到整個芯片的三分之一，造成75%以上的阻容延遲，晶體管改進帶來的好處將會被完全抵消掉。因此，降低互連電阻成為提高整體器件性能的最佳方法。
但人們對“互連微縮”常見的一個誤解，會想當然的認為，“既然晶體管性能隨着尺寸微縮提高，互連的金屬部件也理應如此。”但事實上，數據顯示，隨着晶體管尺寸的縮小，互連通孔的電阻值會增加10倍，這不僅會導致阻容延遲，降低性能，還會增加功耗。
圖7：互連通孔電阻隨着工藝節點變小而升高，影響設備性能和功耗。
互連由兩個關鍵金屬部件組成：一是在同一器件層內傳輸電流的金屬線；二是在各器件層之間傳輸電流的金屬通孔。下圖展示了典型的銅互連結構中使用的三層薄膜：氮化鉭(TaN)阻擋層沉積在由介電材料制成的側壁上，附着力良好，可防止銅擴散到電介質中；接着，鈷(Co)襯底層附着在氮化鉭勢壘上，方便后續的銅填充；最后，銅利用“銅回流”工藝沉積到剩余體積中。
圖8：典型銅互連結構的三層薄膜：氮化鉭(白色)、鈷襯里(藍色)和銅填充材料(橙色)
氮化鉭/銅界面對通孔總電阻的影響最大，降低電阻的最佳方法是完全消除該界面，但這只能通過開發選擇性阻擋層沉積工藝，如采用全新的銅回流技術，或是采用新的向晶體管傳輸功率的方式，如“埋入式電源軌”。
何謂“埋入式電源軌”？如圖9所示，在當前的設計架構中，每個邏輯芯片都由標准單元組成，標准單元是提供特定邏輯功能的晶體管和互連結構組。每個單元也都需要空間，用於容納信號線以及將電流從外部電源傳輸到晶體管的電源軌。但電源軌通常比最小的互連線大3倍，因此是影響單元尺寸的主要因素。
圖9：電源軌通常比最小的互連線大三倍，影響單元尺寸的主要因素。
在通往晶體管的途中，供電網絡會穿過芯片的所有金屬層，金屬層數量可以輕松達到12個或以上。這意味着，每通過一層，金屬電阻都會導致電源電壓顯著下降。目前來看，設計人員能夠承受大約10%的累積電壓損失，但由於電阻隨着每個節點的縮小而增加，如果沒有新架構，配電網絡可能會消耗50%的輸入電源電壓。
“埋入式電源軌”架構的設計，將電源從晶體管下方的硅晶片背面傳送到晶體管單元，帶來三大好處：
將電壓損失降低多達7倍；
允許晶體管單元面積微縮20-33%；
為信號線(也會因微縮而產生電阻)留出更多單元空間。
圖10：具有背面供電網絡架構的新型埋入式電源軌將配電網絡移動到晶體管下方的硅晶片背面。采用這種架構，可以進一步微縮晶體管單元面積，允許信號線保持較大尺寸，將電阻保持在較低水平。
03 圖像化和設計技術協同化
眾所周知，邏輯器件由大量執行基本邏輯功能的獨立邏輯單元組成，每個單元都有幾個晶體管柵極，通過金屬線相互連接。從垂直方向上看，柵極間相隔一定距離，稱為“柵極觸點間距”；在水平方向上，金屬線將柵極相互連接，而金屬線間的距離稱為“金屬線間距”。將這兩個間距相乘，就可以得出每個單元所占的面積。
在以前，業內使用光刻圖形成像來縮小這些單元，使柵極和布線更薄、更細，使間距更小，業內稱為“間距微縮”或“本征微縮”，這種方式帶來了巨大收益。然而，隨着工藝節點的不斷縮小，物理空間迅速消失，導致無法繼續將柵極和布線拉得更近。同時，將電氣器件和結構放置在如此接近的位置也會導致信號干擾，降低設備性能和功率特性。
如果通過設計技術協同優化(DTCO)技術，就能在無需改變光刻工序和間距的前提下降低面積成本，讓邏輯設計人員利用新的材料和材料工程技術發揮巧妙創意，有望在未來節點中提供越來越大的整體微縮優勢。
圖11：柵極觸點間距和金屬線間距是決定邏輯密度的關鍵參數
可以用“房間改造”的例子類比解釋DTCO。就是在土地面積有限的情況下，不用刻意縮小卧室為辦公室或游戲室騰出空間，而是通過加蓋第二層樓或挖個地窖實現。當然，這可能需要額外的材料和工程，如承重支撐材料確保結構完整性，或者需要一些挖掘設備。
同樣的邏輯，通過DTCO，可以在邏輯單元中將晶體管觸點等關鍵元件從器件側面移動到主動區頂部，然后即可在更小的空間內放置更多特征，這就是所謂的“有源柵極上接觸”。此外，“單擴散區切斷”也是邏輯芯片領域的最新發展成果之一，其中相鄰晶體管之間的雙絕緣結構被換作質量更高的單結構以節省空間。
圖12：通過協同優化減少EUV曝光缺陷數量
隨着進一步微縮，另一個問題也日益凸顯，EUV圖形化。如果能找到辦法克服這一問題，可以繼續保持間距微縮的步伐。
理想狀態下，為了實現可靠性和良品率，改善功率、性能、面積成本(PPAC)，需要保持邊緣平直、光滑。但實際上，每個特征的邊緣都存在粗糙度和不均勻性。在以前，這不是什么大問題，因為邊緣只占特征寬度的很小一部分，很大程度上可以忽略。然而，隨着繼續使用EUV進行微縮，邊緣最多可以占到線寬的30%，光刻分辨率和線邊緣粗糙度之間的取舍越來越重要。尤其是當增加多次圖形化步驟的數量時，取舍變得更加重要，因為多圖形化工序數量越多，對非均勻邊緣的負面影響越大。
圖13：EUV 圖形化的主要挑戰包括局部和跨晶圓臨界尺寸均勻性(CDU)、線邊緣粗糙度(LER)、開路和短路。
有業內專家指出，“導致電氣問題的圖形化缺陷是采取這一路線所面臨的挑戰”。在某些位置，金屬線兩側的邊緣變化會產生極為細小的特征，形成“夾斷”，造成開路。在其它位置，邊緣粗糙度會導致相鄰的線靠得太近，相互接觸造成短路。
總之，改進邏輯器件中的PPACt需要在晶體管、觸點和互連方面同時進行創新。雖然傳統方法日益趨於極限，但可通過新的材料和材料工程技術實現新的解決方案。
參考鏈接：
https://www.eet-china.com/news/202108250836.html