一、iVerilog的安裝
首先要在Linux中安裝iVerilog
這里提供兩種方式：
方法一：
sudo apt-get install iverilog
方法二：
-
下載iVerilog源碼
git clone git://github.com/steveicarus/iverilog.git -
切換到v11分支
git checkout v11-branch -
安裝依賴
sudo apt-get install autoconf gperf flex bison build-essential -
編譯、安裝iVerilog和vvp
sh autoconf.sh ./configure make make install
二、使用VSCode插件WaveTrace（個人認為好用且美觀）
ps：VSCode使用教程請百度
到這一步其實就已經可以編寫Verilog程序並且仿真了，但是不夠方便。所以接下來介紹一些VSCode上的插件，來幫助開發。
三、插件安裝
Ⅰ. Verilog代碼高亮與自動檢錯
在VSCode中下載
安裝完成后，代碼就可以高亮顯示了
同時，我們可以利用這個插件進行自動檢錯
在Linux中下載ctags
sudo apt install universal-ctags
然后找到ctags的安裝位置：
使用命令行
whereis ctags
再在VSCode中的Verilog-HDL/SystemVerilog/Bluespec SystemVerilog這個插件中進行設置（點擊小齒輪，再點擊擴展設置）
找到Ctags的安裝路徑的填寫位置。
將框內填寫為你的Ctags安裝目錄，這樣此插件就能找到你的Ctags。
接下來，我們需要在設置里面選擇一個合適的Linter，通常選擇免費開源的iverilog，它的作用是編譯文件，有了它才能實現自動檢錯。繼續在剛才的設置頁面找到：
將選項框的none改為iverilog，即此插件使用Verilog對你編寫的程序進行語法檢測。
完成以上步驟，我們的VSCode在編寫Verilog的程序就可以實現自動檢錯了。
但是會出現以下情況，明明你編寫的程序沒有語法問題，但是Testbench還是會提示你語法錯誤，並且沒有解決方案。
這是因為自動檢測時，VSCode並不知道你的module其實是在另一個文件中。這里給出GitHub上的關於此問題的討論：討論鏈接
此時我們繼續在Verilog-HDL/SystemVerilog/Bluespec SystemVerilog這個插件中進行設置
在輸入框內添加-i參數
到此為止，我們就完全實現了高亮顯示＋自動檢錯！Congratulations！
Ⅱ.Verilog代碼格式化
這一步就比較簡單了，在VSCode中下載Verilog Format
你可以在編寫完代碼后使用CTRL+Shift+~把你的代碼格式化，這樣會更加的美觀（如果你平時編碼習慣不好的話，這會讓你感嘆：原來編碼可以這么美！）。
最后說明，此篇文章是參考了參考鏈接