RS觸發器

來源 http://www.elecfans.com/book/story.php?id=621

參考 http://www.elecfans.com/book/1/shuzidianzijishu-17.html

 

SR Latch

A latch (also called a flip-flop) is a fundamental component of data storage. A single latch can hold 1-bit of data, increase that number by many orders of magnitude and you can create kilo-, mega-, giga-, even tera-bytes of memory. Of course, like most digital circuits, latches are made out of digital logic gates!

There are many different kinds of latches, all with somewhat cryptic names like SR, D, JK, and T. The SR-latch we'll be experimenting with is one of the most fundamental forms of a latch.

There are a few ways to make an SR latch. Here’s an example of a NOR SR latch:

 

 

Notice the feedback? This is another sequential logic circuit. The two NOR gates each have their output flow into the input of the other. There are two controllable inputs: reset (R) and set (S), which produce the two outputs: Q and Q' ("Q-not"). That's where the SR latch get's its name -- it's a set/reset latch.

The SR latch comes with a rule, which cannot ever be broken: Q' must always be the opposite of Q. These outputs are called complements. In our application Q is the only output we really care about -- that's where the latch's data is usually stored and retreived -- but it's important to observe that the two outputs are opposites.

An SR latch is so important it even gets its very own circuit symbol:

 

 

Here is the state table, which is a bit wonky. Because the circuit is sequential, the current value of Q depends on its previous state:

S	R	Previous Q	Current Q	Current Q'
0	0	0	0 (no change)	1
0	0	1	1 (no change)	0
0	1	0	0 (no change)	1
0	1	1	0	1
1	0	0	1	0
1	0	1	1 (no change)	0
1	1	0	0 (Restricted, Q and Q' would not be complements)	0
1	1	1	0 (Restricted, Q and Q' would not be complements)	0

 

Put into words, the output, Q, can be in any of the following states:

• Steady: When S and R are both 0, then Q remains steady. It keeps the value it had before. If it was 0 it'll remain 0, if it was 1 it will still be 1.
• Set: Changing S to 1 has the potential to "set" the output of Q. If Q was 0, changing S to 1 will change Q to 1 as well. If Q was already 1, making S=1 will have no effect.
• Reset: Moving the R input from 0 to 1 can "reset" Q. As long as Q was 1, setting R to 1 will change Q to 0. If Q was already 0, though, R won't have any effect on it.
• Restricted: When both S and R are 1, we enter restricted territory: our rule that Q and Q' must be complements is broken, as they both go to 0. So we call S=1/R=1 a restricted combination. In most latch circuits precautions are taken to keep those inputs from both being 1. Our LogicBlock circuit isn't quite that smart, so you'll need to take the "circuit safety" precautions into your own hands to make sure they're never both 1 (don't worry, the universe should survive the contradiction if you set both inputs high).

We can also use a state diagram to document the possible states of Q:

 

 

 

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在觸發器中，最簡單的觸發器是基本RS觸發器，它由兩個與-非門（或者兩個或-非門）來組成。

 圖5.2.1（a）是由與-非門構成的基本RS觸發器，由圖看出，基本RS觸發器有兩個輸入端(和)和兩個輸出端(和)，門G1和G2的組成有對稱性， G1的輸出經過G2的傳輸后回送到G1的另一個輸入端，G2的輸出經過G1的傳輸后回送到G2的另一個輸入端，正是有了這樣的反饋通道才使其具有了存儲特性，也有別於前面所講到的組合邏輯電路。通常將它們的電路結構畫成圖5.2.1（b）的形式，與相連的輸出端稱為，與相連的輸出端稱為。

定義輸出端的狀態：，時，為觸發器的1狀態；，，為觸發器的0狀態。觸發器處與1狀態或0狀態時輸出端都有互補性。下面具體分析兩個輸入端對輸出端的影響情況。

（1）當，時，，，觸發器為0狀態；

（2）當，時，，，觸發器為1狀態；

（3）當，時，觸發器兩個輸出端的值不變，觸發器保持為原來的狀態；

（4）當，時，，，此時觸發器的輸出端既不是定義的1狀態，也不是定義的0狀態，破壞了和的互補特性，實際使用時應該避免這種現象的產生。因為在和的有效信號同時消失時，即和同時從0變到1時，輸出端的值不確定。

 
 

下面分析當和同時從0轉變到1時，輸出端的情況。假設G₁的傳輸時延小於G₂的傳輸時延，在由0變為1時，即G₁的輸出先變為0，其值反過來影響到G₂的輸出，使的值仍然保持為1；另一種假設就是G₂的傳輸時延小於G₁的傳輸時延，在由0變為1時，即G₂的輸出先變為0，其值反過來影響到G₁的輸出，使的值仍然保持為1。用圖5.2.2可以說明在和同時從0變為1時，輸出端邏輯值的不確定情況，從圖中可以看出，在這種情況下，門電路傳輸時延小的門電路其輸出端的值會發生變化，而門電路傳輸時延大的門電路邏輯門其輸出端的值不會發生變化。

由以上分析可知，和的低電平同時消失時，在門電路傳輸時延未知的情況下，輸出端狀態是不確定的。在通常使用RS觸發器時，應該避免這種情況的出現，一般不要讓和同時為0。所以，在正常工作的條件下，用式＋=1來約束兩個輸入端，稱為約束條件。

    在正常工作時，輸出端和具有互補的特性，是低電平使輸出端為0，也是低電平才使輸出端為1。所以是低電平有效置0（），置0也稱為觸發器復位，端稱為復位端。是低電平有效置1（），置1也稱為觸發器置位，端稱為置位端。

    對於RS觸發器輸入和輸出的邏輯關系，可以通過邏輯狀態轉移真值表來加以描述。如表5.2.1所示，真值表中考慮了觸發器在和信號作用前的輸出狀態值，即觸發器的初態，得到的新的狀態記作。

 

 

 

    表5.2.1可以寫成邏輯狀態轉移表的形式，如表5.2.2的所示，亦稱為邏輯狀態轉移表，還可以將其轉換為卡諾圖的形式，如圖5.2.3所示。卡諾圖中的“×”表示約束項，即約束條件＋=1。

 經過化簡卡諾圖后得到（5.2.1）式，這就是RS觸發器的特性方程（也稱為狀態方程和或次態方程）。從特性方程中可以看出，輸出端新的狀態與前一狀態有關，這是組合邏輯電路所不具有的特點。

圖5.2.4為與-非門RS觸發器狀態轉換圖，圖中“×”在此表示任意項，它用圖形的方式描述了觸發器狀態間的轉換情況。圖5.2.5為與-非門RS觸發器的邏輯符號。

例5.2.1  用與-非門組成的RS觸發器中，已知輸入端的波形如圖5.2.6所示，試畫出輸出端和的電壓波形圖。

解： 在用與-非門組成的RS觸發器中，輸入端是低電平有效復位和置位，根據這一特性可以畫出其輸出波形。在圖中必須注意和端同時出現了低電平，但是其低電平值不是同時消失的，所以輸出端的值是可以確定的。

 
 

 

    用或-非門也可以組成RS觸發器，其電路結構和邏輯符號見圖5.2.7（a）、（b），與前面與-非門組成的RS觸發器相比，其輸入端是高電平有效復位和置位。如果RS同時從高電平變到低電平時，輸出的狀態

是不確定的，所以其相應的約束條件為：R_DS_D＝0。圖5.2.7（c）是其卡諾圖，利用約束條件化簡得其特性方程為（5.2.2）式。

                        （5.2.2）

5.2.2  時鍾控制RS觸發器

    基本的RS觸發器結構簡單，但其功能單一，在較復雜的數字邏輯系統中可能要用到很多的觸發器，如此多的邏輯器件要能夠有條不紊的工作，應該有一個統一的指揮，這就是時鍾脈沖，將時鍾脈沖應用到基本RS觸發器中，即為鍾控RS觸發器（也稱為同步RS觸發器）。其電路的結構形式如圖5.2.8（a）所示,圖5.2.8（b）為其邏輯符號。

從圖5.2.8可以看出，其電路結構的變化在於將RS端和時鍾信號相與，門G₁和G₂組成控制電路，結果送入與-非門組成的基本RS觸發器，下面分析其工作原理。

 

 

（1）當鍾控信號CP =0時，G₃和G₄被封鎖，其輸出端均為1，則，，觸發器兩個輸出端的值不變，觸發器保持為原來的狀態，即：。

（2）當鍾控信號CP =1時,G₃和G₄的輸出端的值取決於R、S端的值，則，，觸發器的狀態可以發生變化。輸入端的取值情況與輸出的關系為

(ⅰ) 當，時， ，，觸發器為1狀態；

(ⅱ) 當，時， ，，觸發器為0狀態；

(ⅲ) 當，時，，，此時和不具有互補特性，而且R和S的高電平同時消失時，和狀態不定，實際使用時應該避免這種輸入。

(ⅳ) 當，時，觸發器兩個輸出端的值不變，觸發器保持為原來的狀態。

根據以上分析可知，在CP =1時，輸入端的有效電平為高電平，此時鍾控RS觸發器的邏輯狀態的變化與用或-非門組成的RS觸發器相同。所以其特性方程可以總結為

                       （5.2.3）

從式（5.2.3）出發，可以畫出鍾控信號為1期間，輸出端的邏輯狀態的轉換關系，即圖5.2.9所示的狀態轉換圖。

例5.2.2  對於圖5.2.8所示的鍾控RS觸發器，其輸入端的信號波形如圖5.2.10所示，試畫出輸出端和的波形。

解： 圖5.2.8所示的鍾控RS觸發器，在時鍾信號CP =1時，輸出端的狀態可以發生變化，在CP =0時，輸出端的狀態不變。其R、S端是高電平有效復位和置位，輸出端的波形圖如圖5.2.10所示。

 

5.2.3  主從RS觸發器

在鍾控RS觸發器中，時鍾信號CP =0期間，輸出端的值不會發生變化，而在CP =1期間，輸出端的狀態可以發生變化，其狀態與R、S端的值有關，如果R、S的值發生多次變化，則輸出端的值也會發生多次變化，例題5.2.2已經說明了這一點。因此，為了提高觸發器的工作的可靠性，讓時鍾信號作用的一個周期里，輸出端的

值只能變化一次，主從觸發器可實現這一功能。下面分析主從結構的RS觸發器工作原理。

主從RS觸發器的電路結構如圖5.2.11所示。電路中由兩個鍾控RS觸發器組成，從觸發器的時鍾端通過非門和主觸發器的時鍾端相連，作為總的時鍾端；主觸發器的R、S端作為整個主從結構RS觸發器的輸入端；從觸發器的輸出端作為整個主從結構RS觸發器的輸出端，即和。

 
 

(1)當時鍾信號CP =1時，主觸發器對應的時鍾端為1，處於工作狀態，其輸出端和的值與輸入端RS的值有關。此時從觸發器的時鍾端為0，處於封鎖狀態，其輸出端和的狀態不會發生變化。

(2)當時鍾信號CP =0時，主觸發器對應的時鍾端為0，處於封鎖狀態，其輸出端的和的狀態不會發生變化。此時從觸發器的時鍾端為1，處於工作狀態，輸出端和的值與主觸發器輸出端和有關。

如果此時：、，則、；

、，則和。

    所以在時鍾信號CP =0期間，主觸發器狀態不變，而從觸發器接收主觸發器的數據，即將主觸發器的數據送到了輸出端保存下來。鍾信號CP的一個周期里，主觸發器狀態在CP =1期間可以發生多次變化，而從觸發器的輸出只會變化一次。下面通過例5.2.3來說明主從RS觸發器的工作情況。

    例5.2.3 在圖5.2.11所示的RS觸發器中，已知觸發器的輸出端的初始值為

，，R、S波形如圖5.2.12所示，試畫出輸出端、和、的電壓波形圖。

解：在主從結構的RS觸發器中，時鍾信號CP =1時，主觸發器的狀態可以發生改變，其邏輯值與輸入端R、S的值有關。此時主觸發器的對應波形如圖中的①部分所示，從觸發器的波形保持不變。

當時鍾信號CP 由1變為0時，從觸發器接收主觸發器數據，因為此時的、，所以從觸發器的輸出端的值為、，即圖中②的前半部分。在CP =0期間，主觸發器保持不變。

當時鍾信號CP 又由0變為1時，主觸發器的狀態又與此時的R、S值有關，其值可以發生變化，波形為圖中②的后半部分。重復前面的分析過程可以得到圖5.2.12的波形。

通過分析可以看出，主從結構的RS觸發器輸出端的值在時鍾信號的一個周期里只能改變一次，即在時鍾信號由1變為0時（下降沿），接收主觸發器的數據，保存在輸出端。這種結構的RS觸發器，克服了簡單鍾控RS觸發器在時鍾信號CP =1時輸出端的多次翻轉現象。

 
 

5.2.4  集成RS觸發器

 

集成基本RS觸發器有54/74LS279、CC4043、CC4044。54/74LS279為4RS觸發器，圖5.2.13是其邏輯電路，其中兩個RS觸發器的S端具有與運算功能。

CC4043、CC4044為三態4 RS集成器件，邏輯圖及其引腳功能圖如圖5.2.14所示。圖5.2.14(a)為CC4043邏輯圖，它是由或-非門組成的基本RS觸發器，圖5.2.14(b)

 

 

 

為CC4044邏輯圖，它是由與-非門組成的基本RS觸發器，它們都是經傳輸門輸出，因此都具有三態輸出功能。CC4043/CC4044是4個基本RS觸發器共用一個使能端EN。當EN= 1，傳輸門TG導通，輸出按基本RS觸發器特性工作；當EN= 0，傳輸門TG截止，所有輸出端都處於高阻狀態。

5.2.5  基本RS觸發器的簡單應用

    利用基本RS觸發器的置位和復位功能可以組成很多實際應用電路。下面列舉其兩個應用。

應用一  根據RS觸發器工作原理的分析，可以看出在輸入端出現多次的復位信號時，只有第一個復位信號產生作用，在輸入端出現多次的置位信號時，只有第一個置位信號產生作用，利用其這一特性，可以應用到機械開關的防抖動電路中，消除機械觸點引起的毛刺現象。

在圖5.2.15中，普通的機械開關在轉換觸點時，由觸點1到觸點2，在輸出端

V₀可能會產生圖中所示的一串窄脈沖(毛刺)，對數字系統帶來了噪聲，引起嚴重的問題。圖5.2.16是利用基本RS觸發器組成的消除機械開關抖動的電路。開關由觸點1到觸點2轉換時，在輸出端V₀不會產生毛刺現象，消除了機械開關的抖動。

 

應用二   利用RS觸發器的兩個輸出端的功能，還可以組成搶答電路，用於輸入端的時間判斷。如圖5.2.17所示位三輸入端的搶答器邏輯電路。

電路中設計有三個輸出端A、B、C，三個輸出端Y₁、Y₂、Y₃，一個復位控制端R_X。正常工作時，首先應該讓三個觸發器的輸出端復位，在R_X輸入端用低電平脈沖復位，即得，。

當輸入端沒有按鍵（沒有高電平出現）時，即輸入端X₁=X₂=X₃=0，RS觸發器輸入端的值全為1，輸出端的值保持不變，電路處於等待狀態。

 
 

假設A輸入端最先出現高電平（對應的按鍵先按下），則,,Y₁＝1，的反饋信號將使得其他兩個RS觸發器的S端輸入鎖定在邏輯值1，輸出狀態不會發生變化，Y₂＝0，Y₃＝0。通過觀察輸出端Y₁、Y₂、Y₃的邏輯值，出現1的輸出端即為最先按鍵。圖5.2.17（b）是其工作的波形圖。

 

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