在串行數據傳輸中，數據接收端需要一些特定的信息來恢復出正確的字邊界，以確定串行碼流中哪些比特屬於原始並行數據里的同一時鍾節拍里的數據，這一處理過程稱為字對齊(Word Aligner)。一些標准的協議會定義特殊的碼型(常見的碼型如8B/10B編碼中的K28.5)用於字對齊處理。另一些帶源同步時鍾的LVDS接口，通常會利用低頻的源同步時鍾來攜帶字對齊信息，用於接收端的正確恢復。FPGA對上述兩種方案都可以進行正確處理。那么，如何FPGA中利用低頻源同步時鍾實現低壓差分信號(LVDS)接收字對齊呢？
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在串行數據傳輸中，數據接收端需要一些特定的信息來恢復出正確的字邊界，以確定串行碼流中哪些比特屬於原始並行數據里的同一時鍾節拍里的數據，這一處理過程稱為字對齊(Word Aligner)。一些標准的協議會定義特殊的碼型(常見的碼型如8B/10B編碼中的K28.5)用於字對齊處理。另一些帶源同步時鍾的LVDS接口，通常會利用低頻的源同步時鍾來攜帶字對齊信息，用於接收端的正確恢復。FPGA對上述兩種方案都可以進行正確處理。對於標准協議，FPGA通常都會有知識產權(IP)模塊提供。本文主要討論在FPGA中利用低頻源同步時鍾實現低壓差分信號(LVDS)接收字對齊的設計方法及步驟。
LVDS已經成為業界高速傳輸最普遍應用的差分標准。LVDS的優勢包括：由於采用差分信號帶來的對共模噪聲的免疫能力，進而提高了抗噪聲能力；功率消耗較小，噪聲較小等。由於LVDS有比較好的抗躁聲特性，它可以采用低至幾百毫伏的信號擺幅，進而可以支持更高的數據速率。
LVDS串行器/解串器(SERDES)可以完成多位寬度的並行信號到LVDS串行信號的轉換以及反方向操作，如圖1所示。有些器件提供圖1中的隨路時鍾，但有些器件可能並不提供，這時LVDS解串器還必須具有時鍾恢復(CDR)功能。市面上有各種規格的LVDS SERDES器件，此外FPGA或其它一些器件也都能集成LVDS SERDES模塊。
圖1：LVDS串行器/解串器的功能示意圖。
為確保正確的數據傳送，通過LVDS接收器后必須能恢復字順序，即輸入到LVDS串行器的最高比特能夠正確地出現在解串器恢復輸出數據的最高比特位置上，至少是需要預先知道出現在哪個比特位置上后再進行調整。圖2和圖3分別給出了4位寬度下字順序得到保留和沒有得到保留的例子。對於圖3的情況，需要采用一種方法找把字順序調整過來。
圖2：字順序得到保留。
圖3：字順序沒有得到保留。
字順序的調整通常采用尋找訓練碼來進行。一些標准的協議通常會定義特殊的碼型來進行字對齊處理，比如8B/10B編碼中K28.5碼型的主要功能就是字對齊處理。發送端在有效數據中插入K28.5碼型，接收端在收到的數據中尋K28.5碼型，找到之后以這個碼型為參考得到正確的並行數據輸出。此外，諸如SDH協議就利用幀頭位置的A1A2字節來進行字對齊處理。
另外一些相對低速的LVDS接口也利用低頻的源同步時鍾來攜帶字對齊信息，以便在接收端實現正確的數據恢復。這里的低頻源同步時鍾也如圖1中的隨路時鍾，LVDS數據和隨路時鍾之間的倍數關系通常等於LVDS串行化時的倍數因子。比如，德州儀器(TI)的SN65LVDS95 LVDS發送器，不僅可完成21：3的LVDS串行化發送，還將21位的並行數據和時鍾串行化成3路LVDS數據輸出和1路時鍾輸出。串行化因子的值等於7，所以輸出時鍾的頻率是LVDS數據速率的七分之一。通過這個隨路時鍾，配套的解串器SN65LVDS96就能夠正確恢復並行數據。
與這類單獨的LVDS SERDES器件相比，FPGA集成LVDS模塊能提供更高的集成度，並簡化硬件設計、節省PCB面積，從而降低應用成本。高端FPGA還在I/O單元里固化了LVDS串行器/解串器，支持非常高的速率，比如Altera公司的Stratix III系列。
Stratix III FPGA系列是Altera公司基於TSMC 65nm工藝的高端FPGA，是業界高密度高性能可編程邏輯器件中，功耗最低的產品系列。Stratix III 器件可以同時提供最多276對LVDS串行化發送模塊和276對LVDS解串行化接收模塊，每路LVDS最高可以支持1.6Gbps。此外，它還獨家提供可編程的輸出擺幅和預加重功能，以支持長距離背板傳送，如圖4所示。
圖4：Stratix III 支持可編程的輸出擺幅(Vs(p-p))和預加重(Vpp(p-p))。
圖5顯示了Stratix III的LVDS接收器中固化在I/O單元里的模塊。源同步的低頻時鍾rx_inclk通過PLL倍頻移相后得到DIFFI/OCLK，對輸入數據rx_in進行采樣，采樣后的數據可以進行最高因子為10的解串行化。
圖5：Stratix III I/O固化的LVDS接收器。
由於FPGA具有非常高的靈活性，比如支持不同LVDS輸入數據和輸入時鍾之間的倍頻關系，以及不同的解串行化因子，所以Stratix III LVDS硬核模塊的輸出字順序通常是不確定的，每次上電或者復位后字順序都有可能發生變化，使用時需要根據特殊碼型進行字對齊處理。
當輸入到FPGA的數據和時鍾之間的倍數關系等於解串器的解串行化因子時，FPGA與單獨的LVDS解串器一樣，有確定的字順序輸出，可以在沒有訓練碼型的情況下繼續正常應用。圖6是解串行化因子為7時的時序圖。假設隨路時鍾的上升沿對應數據的最高比特，在FPGA內部，PLL會從隨路時鍾產生一個進行過相位調整的7倍頻率采樣時鍾。此時鍾對輸入數據進行采樣后送入解串器，通過控制解串器的裝載時鍾相位，得到確定的並行數據輸出字順序。裝載時鍾的相位相對隨路時鍾相位的固定差異是通過接收PLL的相位控制來實現的，因此必須在輸入時鍾穩定后再釋放PLL的復位控制，或者等輸入時鍾穩定后再復位PLL一次，否則輸出的字順序在每次上電時都可能不固定。
圖6：LVDS接收及解串行化時序圖。
在具體應用時，還需通過仿真來確定具體應用下的字輸出順序，然后在邏輯設計里面進行調整，使最終的並行輸出符合滿足需求。下面以與TI的SN65LVDS95 LVDS發送器對接為例來介紹具體的設計方法和步驟。當把Stratix III的LVDS與別的LVDS器件對接時，也可以此為參考。
圖7：LVDS95輸出時序。
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在圖7，LVDS95輸出的時鍾和數據是對齊到輸出時鍾的上升沿上的，數據的最高比特(MSB)出現在時鍾上升沿之在后的第三個比特。這里的目的是使Stratix III 的LVDS接收器輸出正確的字順序，也即圖7中的D6出現在並行輸出數據的最高比特上。
圖8：綜合設置頁面。
假設並行側的時鍾頻率是60MHz，這樣串行LVDS的速率是480Mbps。為方便描述，這里只針對1路LVDS數據進行設計。
首先根據LVDS95的時序進行Stratix III中的LVDS模塊(ALTLVDS)的調用。
圖9：頻率和鎖相環設置頁面。
在圖8的綜合設置頁面中，我們沒有選上“Implement Serializer/Deserializer circuitry in logic cells，這樣就用到了LVDS SERDES硬核。同樣也沒有選上“Enable Dynamic Phase Alignment mode”選項，這表示不使用DPA功能。
圖10：接收器設置頁面。
在圖9中，根據LVDS95的輸出時序，在“What is the phase alignment of 'rx_in' with respect to the rising edge of 'rx_inclock'? ”里選擇了0度。在圖10的設置中，通常情況下需要選上“Register outputs”選項。但因為后續設計邏輯包含了這些寄存器，所以這里選擇該選項。此外，在這里沒有使能“rx_channel_data_align”端口來進行字重新對齊。
接下來需要通過仿真找出串行因子等於7的情況下，LVDS硬核的字順序情況。圖11給出了頂層設計例子，圖12是在MODELSIM里的仿真結果。
圖11：頂層模塊的設計。
從圖11的仿真波形可以看到，LVDS時鍾上升沿之后的第一個數據將在並行側的rx_out_tmp[6:0]中的rx_out_tmp[2]出現。結合LVDS95的特性，LVDS95輸出的MSB(D6)將在rx_out_tmp[0]出現，於是需要將此輸出滑動一位，得到正確的字順序。
圖12：仿真波形。
在圖13中，首先將數據進行一拍延時，得到rx_out_tmp_dly[6:0]，然后將rx_out_tmp_dly[0]放置在輸出數據的最高位，rx_out_tmp[6:1]順序放置在其他位上，得到數據向右滑動一位的效果。如果需要滑動多位，調整上述的放置位置就可以了。對上述調整邏輯，我們可以進一步通過仿真來驗證。在此我們輸入了一個計數器數據進行確認。圖14給出了仿真的部分輸出結果，圖中，左邊兩根豎條標出了LVDS輸入的“000001”數據，右邊的兩個豎條標出了rx_out的正確輸出。這證明了我們的調整是正確的。
圖13：字順序的調整邏輯。
圖14：內容為計數器的仿真輸出波形。
本文小結
在利用Stratix III做LVDS接收時，我們可以將解串行化因子設置成等於輸入的LVDS數據和時鍾之間的倍數關系，這樣就可以得到確定的字輸出順序，從而可以不依賴訓練碼實現正確LVDS接收的字對齊。此方法不僅適合於FPGA與單獨的LVDS發送器進行對接，也可用於FPGA與FPGA之間的數據傳送，使用時FPGA的LVDS發送端送出低頻的源同步時鍾即可。