當指某一信號高扇出時，是指該信號被后面多個模塊使用。具體扇出多少算是高扇出，這跟時鍾頻率有關系，時鍾頻率越高，所允許的扇出數越低。
影響：高扇出的直接影響就是net delay 比較大，影響時序收斂。
改進：高扇出常用的三種改進方法：
1.復制寄存器
2.max_fanout 屬性
3.復位信號可使用BUFG優化
時鍾歪斜是FPGA設計中最嚴重的問題之一。電路中控制各元件同步運行的時鍾源到各元件的距離相差很大，時鍾歪斜就是在系統內不同元件處檢測到有效的時鍾跳變沿所需的時間差異。為了保證各個元件的建立保持時間，歪斜必須足夠小。若歪斜的程度大於從一邊緣敏感存儲器的輸出到下一級輸入的延遲時間，就能使移位寄存器的數據丟失，使同步計數器輸出發生錯誤，故必須設法消除時鍾歪斜。減少時鍾歪斜的方法有以下幾種：
(１)采用適當的時鍾緩沖器，或者在邊緣敏感器件的輸出與其饋給的任何邊緣敏感器件輸入端之間加入一定的延遲以減小歪斜。
(２)嚴重的時鍾歪斜往往是由於在FPGA內的時鍾及其它全局控制線(如復位線)使負載過重造成的，在信號線上接一串線形緩沖器，使驅動強度逐步增大，可以消除時鍾歪斜。
(３)在受時鍾控制的部件之后分別接入緩沖器，並在兩個緩沖器輸出端之間接一平衡網絡。
(４)采用FPGA內的ＰＬＬ模塊可以對輸入時鍾進行很好的分頻和倍頻，從而使時鍾歪斜減到最低程度。