【常用電路】奇數/偶數分頻電路

一、偶數分頻電路

　　偶數倍分頻是最簡單的一種分頻模式，完全可通過計數器計數實現。

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// 偶數分頻電路
// 這個分頻模塊適用於待分頻時鍾和目標時鍾的頻率呈整倍數關系
// 通過改變cnt_values確定是N分頻，cnt_values應該等於N/2-1，以16分頻為例，cnt_values=7；

module clk_div_even(
    clk_in,
    reset,
    clk_out
    );
    
input       clk_in;
input       reset;
output      clk_out;

reg             clk_out;
reg    [15:0]   cnt;

parameter       cnt_values = 'd7;

always @ ( posedge clk_in ) begin
    if ( reset ) begin
        cnt <= 16'b0;
        clk_out <= 1'b0;
        end
    else if ( cnt == cnt_values ) begin
        cnt <= 16'b0;
        clk_out <= ~clk_out;
        end
    else begin
        cnt <= cnt + 1'b1;
        clk_out <= clk_out;
        end
    end
        
endmodule

 

二、奇數分頻電路

　　相較於偶數倍分頻，奇數倍分頻要復雜一些。奇數倍分頻有多種方法，下面介紹錯位“異或”法。

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// 奇數分頻電路
// 這個分頻模塊適用於待分頻時鍾和目標時鍾的頻率呈整倍奇數關系
// 通過相或運算實現50%占空比的奇數N分頻，N=cnt_values；

module clk_div_odd(
    clk_in,
    reset,
    clk_out
    );
    
input       clk_in;
input       reset;
output      clk_out;

reg    [15:0]   cnt_p, cnt_n;
reg    [15:0]   cnt_values = 'd3;
reg             clk_p, clk_n;

always @ ( posedge clk_in ) begin
    if ( reset ) begin
        cnt_p <= 16'b0;
        clk_p <= 1'b0;
        end
    else if ( cnt_p == 16'b0 ) begin
        cnt_p <= cnt_p + 16'b1;
        //cnt_p <= 16'b0;
        clk_p <= ~clk_p;
        end
        
    else if ( cnt_p == (cnt_values - 16'b1)/2 ) begin
        cnt_p <= cnt_p + 16'b1;
        //cnt_p <= 16'b0;
        clk_p <= ~clk_p;
        end
    else if ( cnt_p == (cnt_values - 16'b1))begin
        cnt_p <= 16'b0;
        //cnt_p <= cnt_p + 16'b1;
        clk_p <= clk_p;
        end
    else begin
        cnt_p <= cnt_p + 16'b1;
        clk_p <= clk_p;
        end
    end
        

always @ ( negedge clk_in ) begin
    if ( reset ) begin
        cnt_n <= 16'b0;
        clk_n <= 1'b0;
        end
    else if ( cnt_n == 16'b0 ) begin
        cnt_n <= cnt_n + 16'b1;
        //cnt_p <= 16'b0;
        clk_n <= ~clk_n;
        end
    else if ( cnt_n == (cnt_values - 16'b1)/2 ) begin
        cnt_n <= cnt_n + 16'b1;
        //cnt_p <= 16'b0;
        clk_n <= ~clk_n;
        end
    else if ( cnt_n == (cnt_values - 16'b1))begin
        cnt_n <= 16'b0;
        //cnt_p <= cnt_p + 16'b1;
        clk_n <= clk_n;
        end
    else begin
        cnt_n <= cnt_n + 16'b1;
        clk_n <= clk_n;
        end
    end


assign clk_out = clk_p | clk_n;         //兩個占空比非50%的時鍾相或之后，得到占空比50%的時鍾
    
endmodule

 

三、仿真

附上tb文件

module odd_sim;


reg     clk_in;
reg     reset;
wire    clk_out;

initial
begin
    clk_in = 1'b0;
    reset = 1'b1;
    
    #1000
    reset = 1'b0;
    
end

always #50 clk_in = ~clk_in;       //給時鍾激勵，即50ns翻轉一次,10MHz

clk_div_odd        odd_sim(
    .clk_in         (clk_in),
    .reset          (reset),
    .clk_out        (clk_out)          
);
endmodule