Synhtesis相關setting說明
在Setting下選擇synhesis則可以看到如下選項配置
-
default constraint set
用於綜合的不同的約束合集 -
strategy
- vivado synthesis default
- Area Optimized_hign
- Area Optimized_medium
- Area MultThresholdDSP
- Alternate Routablilty
- Perfoptimized_high
- PerThreshold Carry
- RunTime Optimized
-
Synth Design
- tcl_pre : 用於綜合前TCL文件運行
- tcl_post: 用於綜合后TCL文件運行
- flatten_hierarchy
- none : 不將原有的層次設計平面化，層次與原有的RTL相同
- full : 將原有的RTL層次結構全部展開，只留下頂層
- rebuilt: 允許層次展開並在RTL的基礎上從新構建新的層次，可進行跨邊界優化。
- gated_clock_conversion ：門控時鍾轉換帶RTL屬性
- bufg :推斷bufg數
- fanout_limit : 開始復制邏輯前必須啟動的負載個數
- directive: 不同的優化策略
- fsm_extraction : 控制如何提取和映射有限狀態機
- keep_equivant_registers : 阻止相同的邏輯合並
- resurce_sharing : 不同邏輯共享算術邏輯操作符
- control_set_opt_threshold : 設置時鍾使能優化門限，降低控制設置個數
- no_lc : 關閉LUT組合
- share_min-size : 推斷SRL門限
- max_brm : 默認-1， 和BRAM個數有關
- max_dsp : 默認-1， 和dsp個數有關