經過幾天的試用逐漸熟悉了vivado，和ISE相比vivado確實有了很多改良。
發現了以下幾個特點：
1.數據格式統一了
在以往的設計中，保存數據的格式非常多。ISE有很多種格式的文件，在translate,map和par過程文件格式多.ncd，.pcf，ngd,ngr等，而有vivado中，每個步驟文件格式都統一成.dcp。在每一個階段完成后都可以保存一個checkpoint的.dcp文件。
2.contraint文件采用了SDC格式文件
在ISE中約束文件為自定義的UCF格式，和工業標准SDC有很大區別，而在vivado中采用XDC文件格式，兼容通用的SDC標准。適應了技術潮流。
3.vivado中弱化了Project
這是一個很不錯的改進。我們在不用建立工程就能完成FPGA的綜合，布線，生成bit。如果我們采用tcl腳本，配合這種功能，可以使開發變得非常地靈活。
4.vivado的ECO和TCL腳本功能強大
在ISE中FPGA Editor可以在布線完成后，完成PAD修改，探測某信號線，還用進行Chipscope中ILA的修改。而vivado中增強了這部分功能，在更接近ASIC設計。TCL腳本更完備，大部分工作都可以tcl下進行。
對一個flip-flop進行位置更改的ECO
startgroup
place_cell {q_reg[2]} SLICE_X3Y2/C5FF
endgroup
read_checkpoint -incremental old_post_route.dcp
report_incremental_resue
route_design
一個沒有工程的vivado腳本:
#Assemble the Design Source files
read_verilog [glob ../src/*.v]
read_vhdl [glob ../src/*.vhd]
read_edif ../netlist/black_blox.edf
read_xdc ../constraint/top.xdc
#Run Synthesis and Implementation
synth_design -top top -part xc7k70tfbg676-2
write_checkpoint -force post_synth.dcp
opt_design
place_design
write_checkpoint -force post_place.dcp
route_design
write_checkpoint -force post_route.dcp
#Generate Reports
report_timing_summary -file timing_summary.rpt
.....
#Generate Bit File
write_bitstream -file top.bit
綜合完后選擇你要debug的net，然后右鍵->Mark debug，接着在debug窗口里右鍵->Set up debug，創建ILA核
有chipscope，在設計中加入ICON和ILA的核，綜合完成生成bit文件下載入FPGA中后VIVADO菜單下面的Flow下有chipscope