verilog中always電平敏感信號


敏感信號列表出現在always塊中,其典型行為級的含義為:

只要敏感信號列表內的信號發生電平變化,則always模塊中的語句就執行一次,因此設計人員必須將所有的輸入信號和條件判斷信號都列在信號列表中。

有時不完整的信號列表會造成不同的仿真和綜合結果,因此需要保證敏感信號的完備性。

在實際的PLD 器件開發中,EDA 工具都會默認將所有的輸入信號和條件判斷語句作為觸發信號,增減敏感信號列表中的信號不會對最終的執行結果產生影響,因此如果期望在設計中通過修改敏感信號來得到不同的邏輯,那就大錯特錯了。

當敏感信號不完備時,會使得仿真結果不一樣,這是因為仿真器在工作時不會自動補充敏感信號表。

如果缺少信號,則無法觸發和該信號相關的仿真進程,也就得不到正確的仿真結果。


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