一文讀懂高速互聯的阻抗及反射(中)
勘誤：
上篇中：電感的電抗叫做感抗，表示為：
上述公式應該改為：
往期文章：
上篇主要講述了阻抗及特性阻抗的含義，以及如何設計、計算PCB上的傳輸線，來實現阻抗控制。稍有經驗的朋友都知道，PCB上的互聯阻抗設計不合理，會導致信號的反射。可是，為什么要如此關注信號的反射，信號的反射是如何發生的，信號反射有怎樣的表現，以及如何減小不必要的信號反射？這些問題恐怕不是都能清楚的回答。本文將試圖解答以上這些經常被提到的問題。
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為什么要關注信號的反射
在高速電路設計中，我們通過各種手段來優化傳輸線設計，使信號能夠以最小失真的方式從源端走到末端。倘若傳輸線設計不夠合理，那么信號在坑坑窪窪的傳輸線上便走的不是很舒服，情況稍嚴重點，會導致信號走的磕磕絆絆，摔得鼻青臉腫；更嚴重的，可能導致信號面目全非，最后連他媽都不認得。這個時候，可想而知，你的電路肯定也歇菜了。以上就是為什么要關注信號反射的最重要原因——讓信號平平安安的傳到目的地。而讓信號摔得鼻青臉腫、面目全非的最重要原因之一（其他原因還包括噪聲、串擾、抖動、SSN、衰減等）就是信號的反射，產生反射的根本原因就是阻抗不連續。
我們知道數字電路在工作時會有一個有效電平，只有超過或低於某一數值的電平才會被判定為有效電平，數字電路才能產生正確的動作，通常在器件的規格書中都會明確標注，如下圖所示：
但是如果信號在傳輸中存在反射，那么入射信號和反射信號的疊加就可能造成信號的過沖和回溝。過沖和回溝太大都可能導致信號的誤動作，使電路邏輯功能出錯。另外，太大的過沖還可能導致芯片的損壞。如果信號在傳輸線上不加約束的進行了多次反射，那么這時候就會形成振鈴現象，振鈴可能對眼圖和EMI都會產生一定的負面作用。
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信號反射有怎樣的表現
信號發生反射時最直接的表現就是信號波形的失真，失真的具體表現包括：掉溝(單調性)，台階，過充，振鈴，眼圖閉合，時序裕量不足等情況。下面的資料圖片分別示意了這些情況：
信號回溝，某些情況下表現為台階
過沖及振鈴
眼圖變差
像上圖這樣的眼圖報告，我想，這個信號在傳輸線上走的一定很辛苦，即使很努力也已經睜不開眼了。
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信號為什么會發生反射
其實要回答這個問題，一句話就夠了：是由於互聯的阻抗不連續，或者說是由於互聯的阻抗突變。但這是多數人知道且只知道的一句話。如果深究一下，為什么阻抗突變就會發生反射呢？這就需要更深入的來分析信號在傳輸線上的傳輸機理了。
信號沿傳輸線傳播時，其路徑上的每一步，都有相應的瞬時阻抗，如果互聯的阻抗時可控的，那么瞬時阻抗就等於傳輸線的特性阻抗，無論什么原因導致的瞬時阻抗的突變，都將導致信號部分信號沿着與原傳播方向相反的方向反射回去，而另一部分將繼續向前傳播，但幅度會有所改變。反射信號的量由阻抗突變的量來決定。
考慮下圖所示的傳輸線，其中：突變前的阻抗為 ，突變后的阻抗為 ；定義入射電壓為 ，出射電壓為 ，反射電壓為 ，
在阻抗突變的分界面處的極小區域內，可以采用集總參數模型來分析。根據基爾霍夫電壓定律可知，分界面兩側區域的電壓必須是連續的，公式表示就是：
同樣的，根據基爾霍夫電流定律，分界面兩側區域的電流也必須是連續的，定義入射電流為 ，出射電流為 ，反射電流由於是反向的，定義為 ，則：
假如在分界面處沒有產生反射電壓（ =0, =0），同時還要保證上述兩個公式成立。那么就有 ，且 ，根據歐姆定律，下式也必須成立：
當分界面處的阻抗不連續時（ ），上述公式絕不可能同時成立，這就產生了矛盾。
在分界面處，為了使整個系統處於協調穩定的狀態，系統必須產生一個返回源端的反射電壓，反射電壓的唯一作用就是吸收入射信號和傳輸信號之間不匹配的電壓和電流，就是這么神奇，因為反射電壓的存在，整個世界變得如此祥和而太平。
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反射系數的定義
根據歐姆定律，考慮分界面兩側的情亂，每個區域中的阻抗等於該區域中電壓與電流之比，即：
將以上阻抗的表達式代入電流連續性公式中，可得：
結合電壓的連續性公式， ，替換右邊的分子可得：
對上式做展開及合並，可得：
也即：
上式推導出了反射電壓與入射電壓的比，我們定義該參量為反射系數，用 來表示，至此，我們終於可以定量表達到底發生了多少電壓反射了。
用同樣的方式，還可以根據電壓電流連續性公式和兩側的阻抗公式，推導出傳輸系數，公式如下：
顯然，對於某一阻抗突變邊界處，有： 。
通過以上的推導過程以及反射系數的公式，我們終於明白了阻抗與反射的關系，可以看到，阻抗的突變量直接決定了反射量的大小，這也是我們做設計時，千方百計減小互聯阻抗突變的目的。只有實現了傳輸線阻抗的連續恆定，才能實現信號的最小反射傳輸， 才能減小由於反射導致的信號失真，這時也可以看作是最大信噪比傳輸。
有兩種特殊情況，可以在這里根據反射系數公式做個初步分析。若傳輸線的終端開路，則相當於公式中 ，即：
反射系數為1，說明所有入射電壓全部被反射，且反射電壓的幅度和極性與入射電壓相同，這時末端電壓為入射電壓與反射電壓的疊加，幅度是入射電壓的2倍。
若傳輸線的終端短路，則 ，即：
反射系數為-1，說明所有入射電壓全部被反射，但反射電壓的極性與入射電壓相反，這時末端電壓疊加的結果為0。
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信號反射實例分析
有沒有一種手段，可以直觀的表現出由於阻抗突變導致的反射對信號的影響呢？當然有，最為直接的方式就是采用TDR（時域反射計，是一種能夠產生快速上升沿（數十ps）信號，同時能夠高速測量其輸出端內部點電壓的設備）來測量互聯上某一位置的反射電壓波形。還有一種方法就是通過仿真的手段來模擬傳輸線上的行為。我們采用Pspice建立如下的理想傳輸線仿真電路，為了反射更加明顯，我們設置信號源內阻為10 ，且傳輸線的末端為開路狀態，並在傳輸線的近端和遠端放置電壓探針，來觀察傳輸線近端和遠端的電壓波形。
Pspice采用時域瞬態仿真模式，仿真設置如下：
瞬態仿真的結果見下圖：
我們假設自己可以跟着信號在傳輸線上走一遭，來親自體會一下信號在傳輸線上所經歷的“坎坷”。通過仔細分析上圖波形的形成過程，就可以清楚的看到信號反射是如何在傳輸線上進行的。
信號源被設置為上升時間為50ps，信號幅度為1V的脈沖信號。傳輸線的特性阻抗為50 ，時延為1nS（你是否知道這相當於FR4板材上多長的傳輸線呢？）。
時間從t=0nS時刻開始，左邊探針處的電壓在50ps時從0V升到833.33mV，為什么是這個值呢？是因為信號源內阻與傳輸線特性阻抗的分壓導致的。 。
在t=1nS時，右邊探針探測到了1.667V的電壓。這是由於信號經過1nS后到達傳輸線末端，然而末端開路，信號發生了全反射，反射電壓(0.833V)與入射電壓(0.833V)疊加，產生了1.667V的末端電壓。
在t=2ns時刻，0.833V的反射電壓回到左邊探針，探針處的阻抗從50Ω變為10Ω，發生負反射系數的反射，此時從右邊反射回來的0.833V信號，對於左邊探測點來說相當於入射電壓，左邊探測點處的反射系數為：（10-50）/(10+50)= -2/3，所以左探測點處反射電壓為0.833Vx(-2/3)=-0.556V。左探測點測量的電壓同樣是原本電壓、入射電壓和反射電壓的疊加，即（0.833+0.833-0.556）V=1.11V，因此可以看到左探測點的電壓在2nS時變為1.11V。
-0.556V的反射電壓向右探測點傳輸，在t=3nS時刻到達右探測點，再次發生全反射，反射電壓也是-0.556V。此時右探測點測量電壓為（原本+入射+反射）=（1.667-0.556-0.556）V=0.556V。如圖，紅線在t=3nS時變為0.556V。
從右探測點反射回的-0.556V電壓在t=4nS時將到達左探測點，在這里再次發生反射系數為-2/3的負反射，反射電壓為0.371V。此時左探測點測量電壓為（1.11-0.556+0.371）V=0.925V。也即上圖綠線在t=4nS時刻變為0.925V。
左探測點的0.371V的反射電壓在t=5nS時到達右探測點，再次發生全反射，反射電壓也是0.371V。此時右探測點的測量電壓為（0.556+0.371+0.371）V=1.298V。如圖，紅線在t=5nS時變為1.298V。
如此往復以上的推演過程，就可以完整復現信號的反射過程。通過觀察圖中的紅線和綠線會發現，會發現近端和遠端的電壓都有上下波動的現象，這也就是我們常說的振鈴，可見，振鈴的確是在信號的多次反射中形成的。
想象一下，或者觀察反射圖也可以得出，由於左探測點的反射系數的絕對值小於1，隨着反射次數的增加，這個累乘的結果會越來越小，反射電壓的絕對值也會越來越小，其最終將趨於0。對於階躍信號，最后，近端和遠端的電壓都將趨於穩定的1V。
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如何做的更好
通常來講，反射都是電路設計時不希望看到的。那么，了解了反射與傳輸線的關系，以及反射是如何在具有阻抗突變的傳輸線上發生的之后，我們該如何在設計中減小信號的反射呢？這就需要了解阻抗匹配的相關知識。限於篇幅，阻抗匹配相關的話題將在下篇中詳細論述。
下篇的主要內容包括：
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阻抗匹配的基本原理 -
阻抗匹配的方式（串聯端接、並聯端接、戴維南端接） -
拓撲及布局優化（樁線與分支）
參考文獻：信號完整新與電源完整性分析（第二版）
