基於FPGA的4位減法器結構化設計

1. 設計要求：

　　設計一個4位減法器，采用結構化設計。該設計名為sub_4bit，其頂層設計如下圖所示，有三個輸入量：被減數x[3:0]，減數y[3:0]，低位向本位的借位bin；有兩個輸出量本位差dif[3:0]，本位向高位的借位bout。數學表達式為：(x + bout) – y – bin = diff

2. 設計實現

　　4位減法器由四個全減器構成，1位全減器由兩個半減器和1個或門構成，如下圖所示。

（1） 半減器：

　　半減器用於計算兩個二進制數x和y的劍法，輸出結果d和向高位的借位bo，沒有考慮低位向本位的借位。

（2） 全減器

　　全加器有三個輸入量：被減數Ai，減數Bi，低位向本位的借位Ci-1；有兩個輸出量本位差Si，本位向高位的借位Ci。其真值表如下所示：

（3）4位減法器由四個1位全減器通過串行級聯構成，本機的借位作為下一級的借位輸入。按照數學知識，減法是從最低位開始，依次向高位計算，這樣做的原因是，高位不知道低位的2個數相減，有沒有借位。所以借法計算，只能是從低到高依次計算。

3. 設計實現

（1）4位減法器設計與實現

module sub_4bit(
    input     wire        [3:0]        x,
    input     wire         [3:0]        y,
    input     wire                     bin,
    
    output     wire         [3:0]        dif,
    output     wire                     bout
);

    wire                         bout1;
    wire                        bout2;
    wire                        bout3;

    full_sub full_sub_inst0(
        .x                    (x[0]),
        .y                    (y[0]),
        .bin                (bin),

        .dif                (dif[0]),
        .bout                (bout1)
    );
    
    full_sub full_sub_inst1(
        .x                    (x[1]),
        .y                    (y[1]),
        .bin                (bout1),

        .dif                (dif[1]),
        .bout                (bout2)
    );
    
    full_sub full_sub_inst2(
        .x                    (x[2]),
        .y                    (y[2]),
        .bin                (bout2),

        .dif                (dif[2]),
        .bout                (bout3)
    );
    
    full_sub full_sub_inst3(
        .x                    (x[3]),
        .y                    (y[3]),
        .bin                (bout3),

        .dif                (dif[3]),
        .bout                (bout)
    );    
        
endmodule 

（2）全減器設計與實現

module full_sub(
    input     wire                    x,
    input     wire                     y,
    input     wire                     bin,
    
    output     wire                     dif,
    output     wire                     bout
);

    wire                     dif_xy;
    wire                    bout_xy;
    wire                     bout_xybin;
    
    half_sub half_sub_inst0(
        .x                    (x),
        .y                    (y),

        .dif                (dif_xy),
        .bout                (bout_xy)
    );
    
    half_sub half_sub_inst1(
        .x                    (dif_xy),
        .y                    (bin),

        .dif                (dif),
        .bout                (bout_xybin)
    );
    
    assign bout = bout_xy | bout_xybin;

endmodule 

（3）半減器設計與實現

module half_sub(
    input     wire                    x,
    input     wire                     y,
    
    output     wire                     dif,
    output     wire                     bout
);

    assign dif     = x ^ y;
    assign bout = (~x) & y;

endmodule 

4. 仿真驗證

`timescale 1ns/1ps

module sub_4bit_tb();

    reg            [3:0]        x;
    reg             [3:0]        y;
    reg                         bin;
    
    wire             [3:0]        dif;
    wire                         bout;

    sub_4bit sub_4bit_inst(
        .x                    (x),
        .y                    (y),
        .bin                (bin),

        .dif                (dif),
        .bout                (bout)
    );
    
    initial begin
        repeat(20)begin
            x         = {$random}%16;
            y         = {$random}%16;
            bin     = 1'b0;
            #20;
        end
    end
    
endmodule 

5. 參考資料

（1）【HDL系列】半減器、全減器和減法器原理和設計 - 知乎 (zhihu.com)；