在FPGA電路設計中，盡管流水燈的設計屬於比較簡單的入門級應用，但是其運用到的方法，是FPGA設計中最核心和最常用部分之一，是FPGA設計必須牢固掌握的基礎知識。從這一步開始，形成良好的設計習慣，寫出整潔簡潔的代碼，對於FPGA設計師來說至關重要。
1、功能概述
在本案例中，使用常用的verilog語言完成該程序，設計並控制8個燈的花式或循環點亮。具體功能要求如下：
上電后，實現左移和右移交替的流水燈。
右移流水燈：八個燈最左邊第一個燈亮，其他燈滅；隔1s后，第二個燈亮，其他燈滅；隔1s后，第三個燈亮，其他燈滅；如此類推，直到第八個燈亮1s后進行左移流水燈操作。
左移流水燈：八個燈最右邊第一個燈亮，其他燈滅；隔1s后，第二個燈亮，其他燈滅；再隔1s后，第三個燈亮，其他燈滅；如此類推，直到第八個燈亮1s后進行右移流水燈操作。
轉載：https://blog.csdn.net/weixin_36590806/article/details/117411623
2、設計思路
按照項目的功能要求，我們用8比特的LED信號表示8個燈，led［0］~led［7］分別代表第1個至第8個燈，值為0時亮，1時不亮。
| 信號名 |
I/O |
位寬 |
說明 |
| clk |
I |
1 |
系統工作時鍾100Mhz |
| Rst_n |
I |
1 |
系統復位信號，低電平有效 |
| led |
O |
8 |
8位流水燈，高電平滅，低電平亮 |
代碼：
module led_8(
input clk, //系統時鍾 100M
input rst_n, //系統復位 低電平復位
output reg [7:0] led //輸出led，低電平亮，高電平滅
);
parameter LED_TIME = 50_000_000;//計數
reg [25:0]cnt;
reg flag; //高電平左移流水燈，低電平右移流水燈
wire cnt_1s = (cnt==LED_TIME-1);//1s鍾，一個觸發
//----- 對時鍾進行計數-----
always @ (posedge clk , negedge rst_n)
if(~rst_n)
cnt <= 'd0;
else if(cnt == LED_TIME-1) //--- 計數到1s鍾，就歸零
cnt <= 'd0;
else
cnt <= cnt + 1;
always @ (posedge clk ,negedge rst_n)
if(~rst_n)
led <= 8'b1111_1110; //led的初始狀態 最右邊的亮
else if(cnt_1s)begin
if(flag) //高電平左移流水燈
led <= {led[6:0],1'b1};
else //低電平右移流水燈
led <= {1'b1,led[7:1]};
end
always @ (posedge clk ,negedge rst_n)
if(~rst_n)
flag <= 1'b1;
else if(cnt_1s & led==8'b0111_1111 & flag==1) //當移動到最左邊之后，變換為右移
flag <= 1'b0;
else if(cnt_1s & led==8'b1111_1110 & flag==0) //當移動到最右邊之后，變換為左移
flag <= 1'b1;
endmodule