台積電5nm光刻技術
在IEEE IEDM會議上，台積電發表了一篇論文，概述了其5nm工藝的初步成果。對於目前使用N7或N7P工藝的客戶來說，下一步將會采用此工藝，因為這兩種工藝共享了一些設計規則。新的5nm制程使用了台積電的第五代FinFET技術，在7納米基礎上提供一個完整的工藝節點，並使用EUV極紫外光刻技術擴展到10多個光刻層，與7納米相比減少了生產總步驟。
關鍵數字
如果只是來了解關鍵數字的，那答案就在這里。台積電表示，5nm EUV工藝使得晶體管密度增加到大致1.84倍，能效提升15%，功耗減少30%。目前的測試芯片（包括256 Mb的SRAM和一些邏輯單元），平均良率80%，峰值良率達到90%以上，不過這些芯片相對簡單，如果放到復雜的移動芯片上，良率要低得多。該技術2020年上半年量產，基於5nm的芯片在2020年下半年面世。
台積電的7nm工藝在使用高密度庫時，每平方毫米可生產近1億個晶體管，約為9627萬個，這意味着5nm應該是每平方毫米1.7714 億個晶體管左右。
詳解良率
作為風險試產的一部分，代工廠會生產大量的測試芯片，以驗證其新工藝可以達到預期。對於5nm制程，台積電披露了兩種測試芯片：一種基於SRAM，另一種結合了SRAM、邏輯單元和IO單元。
對於SRAM測試芯片，台積電展示，同時具有高電流（HC）和高密度（HD） SRAM單元，單元面積分別為25000 nm2和21000 nm2。台積電正積極推廣其HD SRAM單元，號稱其面積是有史以來最小的。
對於第二種組合測試芯片，台積電表示該芯片由30%的SRAM、60%的邏輯(CPU/GPU)和10%的IO組成。在這個芯片中SRAM大小為256Mb，這意味着可以計算出其面積。在21000 nm2的情況下，一個256 Mb SRAM的die面積為5.376 mm2。台積電表示，這個芯片不包括自我修復電路，不需要添加額外的晶體管來實現這一功能。如果SRAM占整個芯片的30%，那么整個芯片面積在17.92 mm2左右。
對於該芯片，台積電公布的平均良率約為80%，單晶圓峰值良率超過90%。了解了良率和芯片面積之后，可以使用一個計算器來推斷缺陷率。為了簡單起見，假設芯片是正方形的，可以通過調整缺陷率使之等於80%的良率。使用計算器，一個300mm晶圓可以生產3252顆面積為17.92 mm2的芯片。80%的良率意味着每個晶圓有2602個完好芯片，相當於每平方厘米有1.271個缺陷。
一個17.92 mm2的芯片並不能代表現代高性能芯片。新工藝上的第一個芯片通常是移動處理器，特別是高性能的移動處理器，可以分攤新工藝的高額成本。近年來，這些芯片的尺寸越來越大（主要是為了支持調制解調器），如在7nm EUV上構建的麒麟990 5G面積超過100 mm2，接近110 mm2。至於AMD的Zen 2芯片，由於采用非EUV的工藝，反而更適合遷移到5nm EUV，然而這種遷移要到后面才會出現，並將使用高性能的非密集的庫。
在這種情況下，讓以100 mm2的移動處理器芯片為例，同樣，假設芯片為正方形，每平方厘米1.271的缺陷率對應32.0%的良率。這對於處於風險試產階段的工藝來說結果是非常好的。100 mm2芯片的良率達到32.0%，對於一些想要搶占先機的早期用戶來說已經足夠了。
（如果將此缺陷率對應到尺寸為10.35×7.37mm的Zen 2芯片，這相當於41.0%的良量。）
台積電測試芯片：CPU和GPU頻率
當然，一個測試芯片的良量可能意味着任何事情。一個成功的芯片可能只是“啟動”，而缺陷率並沒有考慮到這個工藝下的功耗和頻率。作為公布的一部分，台積電還提供了測試芯片的電壓-頻率對應關系圖。
對於CPU，在0.7 V下通過測試的頻率為1.5 GHz，在1.2 V下可以達到3.25 GHz；對於GPU，在0.65 V下通過測試的頻率為0.66 GHz，在1.2 V下可以達到1.43 GHz。
可能會說這些並不是特別有用：CPU和GPU的設計是非常不同的，一個深度集成的GPU可能因為設計不同在相同的電壓下只能運行於更低的頻率。不幸的是，台積電沒有透露使用什么作為CPU/GPU的測試用例，這通常取決於工藝節點的領頭合作伙伴是誰。
IO范例：PAM4
未來芯片的關鍵能力之一是支持多種通信技術，在測試芯片中，台積電還包括一個收發器，用於支持高速的PAM-4。
已經在其它工藝中看到了112 Gb/s的收發器，在這里台積電能夠以0.76 pJ/bit的能效實現112 Gb/s。進一步推動帶寬，台積電能夠在眼圖的容許公差內得到130 Gb/s，但此時能效為0.96 pJ/bit。對於任何基於PAM-4的技術（如PCIe 6.0）來說都是一個好兆頭。
使用EUV：減少掩模數量
TSMC的大量工藝都基於193nm的ArF浸沒式光刻技術，在越來越復雜的工藝上掩模數量一直在膨脹：28 nm制程有30-40道掩膜，14nm/10nm制程有70多道掩膜，有報道稱一些前沿工藝技術已經超過100道掩膜。在這次發布中，台積電表示將在超過10層的設計中廣泛使用EUV，這將首次減少新工藝節點的掩模數量。
EUV的優點是能夠用一個EUV步驟替換四到五個標准的非EUV掩膜步驟。而另一方面，單個EUV機器（每道掩膜每小時175片晶圓）的吞吐率比非EUV機器（每道掩膜每小時300片晶圓）低得多，但是EUV的速度應該乘以4-5才能得到相比較的吞吐率。有人說，台積電廣泛使用EUV將大幅減少掩模數量，可是最終，掩模數量只是一個小小的下降。
如果假設16FFC工藝大約有60道掩膜，那么10FF工藝大約為80-85道掩膜，7FF則是90-95道掩膜。有了5FF和EUV，這個數字又回到了75-80，而沒有EUV，這個數字可能是110+。最近的報道稱，ASML在2019年的訂單發貨上落后了，計划在2020年再生產25-27台，而需求量至少為50台。
5nm下的晶體管類型
IEDM的論文中描述了七種可供客戶使用的晶體管，包括高端的eVT和低端的SVT-LL，這里有一系列的選項，可以根據漏電和所需的性能來使用。
三種主要類型是uLVT、LVT和SVT，都是低漏電(LL)的衍生體；eLVT位於曲線頂部，從uLVT到eLVT的跳躍幅度還是比較大的。
設計-技術協同優化(DTCO)的效果
在今年的IEDM上，DTCO的使用非常明顯。總之，DTCO本質上是芯片設計基礎上工藝優化的一個分支。很容易設計整體芯片，然后把它實現在硅片上，為了獲得最佳PPA(性能/功耗/面積)，需要優化考慮使用的工藝節點。這種協同優化的效果可能是非常顯著的：另一個工藝節點對應PPA的提升不可小覷，同時還意味着需要時間去實現。
DTCO的一個缺點是，當應用給定的工藝或設計時，意味着未來任何工藝節點的第一代在技術上都比上一代的整體最佳版本差，或者充其量是等價的，但是要昂貴得多。因此，為了更好地改進以前的工藝技術，至少需要對新節點應用新一代DTCO，這樣會延長新節點的推出時間。
英特爾、台積電，還有在某種程度上三星，都對特定產品的每個新工藝(以及每個工藝變體)應用某種形式的DTCO。至少對台積電而言，某些公司可能受益於某些DTCO改進的專有權，以幫助這些公司獲得額外的性能增益。這意味着如果一個新的工藝節點沒有附帶DTCO，就不值得發布，因為沒有人會想要它。
值得慶幸的是，TSMC在IEDM的5nm論文中直接提到了DTCO的主題。5nm測試芯片采用了DTCO，而不是強制采用設計規則，設計規則的可伸縮性使得芯片面積減少了40%。因此總面積為17.92 mm2的測試芯片，本來面積應該為25.1 mm2，良率為73%，而不是80%。聽起來效果並不顯著，與此同時，DTCO的應用使得密度增加1.84倍，速度提升超過15%，同時功耗減少30%。