基於Verilog HDL的74HC595驅動程序設計

一、74HC595簡介

       74HC595 是一個 8 位串行輸入、並行輸出的位移緩存器。其內部具有 8 位移位寄存器和一個存儲器，具有三態輸出功能。簡單來說是一個可以將串行數據轉換為並行數據輸出的芯片，可以節約FPGA引腳資源。

 

二、芯片主要引腳介紹

       1、SHCP：移位寄存器時鍾輸入，在此時鍾的上升沿將數據移入芯片；

       2、STCP：存儲寄存器時鍾輸入， 每將預定數據長度移入芯片后，生成一個高電平時鍾信號；

       3、/OE：輸出使能輸入，一般是低電平有效（看電路設計）；

       4、DS：串行數據輸入；

    上面這四個信號就是我們要用Verilog HDL生成的信號，這些信號提供給74HC595芯片，驅動74HC595正常工作；

 

三、時序設計

 

         在本設計中，使用了兩片74HC595芯片級聯，串行輸入12bit數據（DS）,SH_CP由系統時鍾信號分頻得到，ST_CP信號的作用是在DS信號傳輸12bit的數據之后拉高，對傳入芯片的數據進行鎖存，OE一直保持低電平即可，在本設計中，由於板卡問題，設計為高電平。

 

三、源碼

// *********************************************************************************
// Project Name : HC595_driver
// Email        : 
// Create Time  : 2020/12/04 21:20
// Module Name  : 74HC595_driver
// editor        : Qing
// Version        : Rev1.0.0
// *********************************************************************************

module HC595_driver(
    input                    sclk            ,
    input                    s_rst_n            ,

    input        [7:0]        seg                ,
    input        [3:0]        sel                ,

    output reg                sh_cp            ,
    output reg                st_cp           ,
    output reg                ds                ,
    output                    oe        
    );

//========================================================================\
// =========== Define Parameter and Internal signals =========== 
//========================================================================/

reg                [2:0]        cnt0       =  3'd0    ;
reg                [3:0]        lsm_cnt    =  4'd0  ;

wire            [11:0]        data                ;


//=============================================================================
//****************************     Main Code    *******************************
//=============================================================================

always @(posedge sclk) begin
    if(!s_rst_n)
        cnt0 <= 3'd0;
    else if(cnt0 == 3)
        cnt0 <= 3'd0;
    else
        cnt0 <= cnt0 + 1'b1;
end

always @(posedge sclk) begin
    if(!s_rst_n)
        lsm_cnt <= 4'd0;
    else if((lsm_cnt == 11) && (cnt0 == 3))
        lsm_cnt <= 4'd0;
    else if(cnt0 == 3)
        lsm_cnt <= lsm_cnt + 1'b1;
    else
        lsm_cnt <= lsm_cnt;
end

always @(posedge sclk) begin  // 移位時鍾
    if(!s_rst_n)
        sh_cp <= 1'b0;
    else if(cnt0 >= 4'd2)
        sh_cp <= 1'b1;
    else
        sh_cp <= 1'b0;
end

always @(posedge sclk) begin
    if(!s_rst_n)
        st_cp <= 1'b0;
    else if((lsm_cnt == 4'd11) && (cnt0 == 3))
        st_cp <= 1'b1;
    else
        st_cp <= 1'b0;
end

assign data = {seg[0],seg[1],seg[2],seg[3],seg[4],seg[5],seg[6],seg[7],sel};

always @ (posedge sclk) begin
    if(s_rst_n == 1'b0) 
        ds <= 1'b0;
    else if(cnt0 == 3'd0)
        ds <= data[lsm_cnt];
    else
        ds <= ds;    
        
end

assign oe = 1'b1;

endmodule

testbench:

`timescale 1ns/1ps
module HC595_driver_tb;
    reg                    sclk            ;
    reg                    s_rst_n            ;

    reg        [7:0]        seg                ;
    reg        [3:0]        sel                ;

    wire                sh_cp            ;
    wire                st_cp           ;
    wire                ds                ;

 HC595_driver HC595_driver_inst(
    .sclk              ( sclk        ),
    .s_rst_n          ( s_rst_n        ),
    .seg              ( seg            ),
    .sel              ( sel            ),
    .sh_cp              ( sh_cp        ),
    .st_cp            ( st_cp       ),
    .ds                  ( ds            )
     ); 

 initial
     sclk = 1'b0;
     always #10 sclk = ~sclk;

 initial
     begin
         #1;
         s_rst_n = 1'b0;
         seg = 8'd0;
         sel = 4'd0;
         #21;

         s_rst_n = 1'b1;
         #20;
         seg = 8'b1010_1010;
         sel = 4'b1111;
     end

endmodule

四、Modelsim仿真