基于Verilog HDL的74HC595驱动程序设计

一、74HC595简介

       74HC595 是一个 8 位串行输入、并行输出的位移缓存器。其内部具有 8 位移位寄存器和一个存储器，具有三态输出功能。简单来说是一个可以将串行数据转换为并行数据输出的芯片，可以节约FPGA引脚资源。

 

二、芯片主要引脚介绍

       1、SHCP：移位寄存器时钟输入，在此时钟的上升沿将数据移入芯片；

       2、STCP：存储寄存器时钟输入， 每将预定数据长度移入芯片后，生成一个高电平时钟信号；

       3、/OE：输出使能输入，一般是低电平有效（看电路设计）；

       4、DS：串行数据输入；

    上面这四个信号就是我们要用Verilog HDL生成的信号，这些信号提供给74HC595芯片，驱动74HC595正常工作；

 

三、时序设计

 

         在本设计中，使用了两片74HC595芯片级联，串行输入12bit数据（DS）,SH_CP由系统时钟信号分频得到，ST_CP信号的作用是在DS信号传输12bit的数据之后拉高，对传入芯片的数据进行锁存，OE一直保持低电平即可，在本设计中，由于板卡问题，设计为高电平。

 

三、源码

// *********************************************************************************
// Project Name : HC595_driver
// Email        : 
// Create Time  : 2020/12/04 21:20
// Module Name  : 74HC595_driver
// editor        : Qing
// Version        : Rev1.0.0
// *********************************************************************************

module HC595_driver(
    input                    sclk            ,
    input                    s_rst_n            ,

    input        [7:0]        seg                ,
    input        [3:0]        sel                ,

    output reg                sh_cp            ,
    output reg                st_cp           ,
    output reg                ds                ,
    output                    oe        
    );

//========================================================================\
// =========== Define Parameter and Internal signals =========== 
//========================================================================/

reg                [2:0]        cnt0       =  3'd0    ;
reg                [3:0]        lsm_cnt    =  4'd0  ;

wire            [11:0]        data                ;


//=============================================================================
//****************************     Main Code    *******************************
//=============================================================================

always @(posedge sclk) begin
    if(!s_rst_n)
        cnt0 <= 3'd0;
    else if(cnt0 == 3)
        cnt0 <= 3'd0;
    else
        cnt0 <= cnt0 + 1'b1;
end

always @(posedge sclk) begin
    if(!s_rst_n)
        lsm_cnt <= 4'd0;
    else if((lsm_cnt == 11) && (cnt0 == 3))
        lsm_cnt <= 4'd0;
    else if(cnt0 == 3)
        lsm_cnt <= lsm_cnt + 1'b1;
    else
        lsm_cnt <= lsm_cnt;
end

always @(posedge sclk) begin  // 移位时钟
    if(!s_rst_n)
        sh_cp <= 1'b0;
    else if(cnt0 >= 4'd2)
        sh_cp <= 1'b1;
    else
        sh_cp <= 1'b0;
end

always @(posedge sclk) begin
    if(!s_rst_n)
        st_cp <= 1'b0;
    else if((lsm_cnt == 4'd11) && (cnt0 == 3))
        st_cp <= 1'b1;
    else
        st_cp <= 1'b0;
end

assign data = {seg[0],seg[1],seg[2],seg[3],seg[4],seg[5],seg[6],seg[7],sel};

always @ (posedge sclk) begin
    if(s_rst_n == 1'b0) 
        ds <= 1'b0;
    else if(cnt0 == 3'd0)
        ds <= data[lsm_cnt];
    else
        ds <= ds;    
        
end

assign oe = 1'b1;

endmodule

testbench:

`timescale 1ns/1ps
module HC595_driver_tb;
    reg                    sclk            ;
    reg                    s_rst_n            ;

    reg        [7:0]        seg                ;
    reg        [3:0]        sel                ;

    wire                sh_cp            ;
    wire                st_cp           ;
    wire                ds                ;

 HC595_driver HC595_driver_inst(
    .sclk              ( sclk        ),
    .s_rst_n          ( s_rst_n        ),
    .seg              ( seg            ),
    .sel              ( sel            ),
    .sh_cp              ( sh_cp        ),
    .st_cp            ( st_cp       ),
    .ds                  ( ds            )
     ); 

 initial
     sclk = 1'b0;
     always #10 sclk = ~sclk;

 initial
     begin
         #1;
         s_rst_n = 1'b0;
         seg = 8'd0;
         sel = 4'd0;
         #21;

         s_rst_n = 1'b1;
         #20;
         seg = 8'b1010_1010;
         sel = 4'b1111;
     end

endmodule

四、Modelsim仿真