第五章 觸發器
組合邏輯電路和時序邏輯電路的區別：
1.功能上：任意時刻的輸出僅取決於此時刻的輸入？
2.電路結構上：是否含記憶（存儲）元件？——觸發器
5.1 概述
什么是觸發器？
能夠記憶1位二進制信號的基本單元電路
特點：1.有兩個能自行保持的狀態，用來表示0和1；2.根據輸入信號可以置成0或1
分類
按觸發方式：電平、脈沖、邊沿
按邏輯功能：SR、JK、T、D
按存儲數據的原理：靜態：電路狀態自鎖（SRAM） 動態：MOS管柵極輸入電容上存儲電荷（DRAM）
5.2 SR鎖存器
“各種觸發器電路的基本構成部分，不需要觸發信號的觸發”
一、電路結構與工作原理
工作原理：兩個與非門接成反饋，引出輸入端用來置0，1
定義：
| Q | Q' | 狀態 |
|---|---|---|
| 1 | 0 | 1 |
| 0 | 1 | 0 |
Q是什么狀態，鎖存器就是什么狀態
\(R_D\)為置0輸入端，\(S_D\)為置1輸入端
因此可以得到真值表如下：
之前犯蠢以為\(Q^*\)是\(Q'\)，然后想了半天想不明白，wsfw
\(R_D\)\(S_D\) = 0 是正常鎖存器的約束條件
總的來說，在正常情況下，就是\(R_D\)為1時，不管Q是個啥，都會把它置為0並保存下來。\(S_D\)為1時，不管Q是個啥，都會把它置為0並保存下來。
與非門組成的SR鎖存器
注意與非門的兩個輸入端是低有效
二、動作特點
在任何時刻，輸入都能直接改變輸出的狀態
5.3 電平觸發的觸發器
一、電路結構與工作原理
輸入控制門+基本SR觸發器
CLK是一個輸入控制信號，當CLK為0時，這個是觸發器不工作的，為1時，才可以工作。因此只有觸發信號CLK到達，S和R才起作用
二、動作特點
在CLK=1的全部時間里，S和R的變化都將引起輸出狀態的變化。
如果存在脈沖干擾（圖中在S上），那么Q和Q'也會隨着翻轉。因此抗干擾能力差。這一塊不是特別理解
帶異步置位、復位端的電平觸發SR觸發器
在CLK的有效電平到來之前，可以通過對\(S_D' R_D'\)的輸入，來把觸發器置成指定的狀態。
電平觸發D觸發器
這種方式的觸發器用D來讓其只有一個控制反轉的輸入的，因此D是單端輸入信號，防止了S和R同時為1的情況出現，而將CLK為0時，則可以保證值的存儲功能。
利用CMOS傳輸門組成的電平觸發D觸發器
當CLK為1時，改變Q Q‘的值，當CLK為0時，狀態自鎖。可以看到它的隨時間變化曲線如下。
5.4 脈沖觸發的觸發器
一、電路結構與工作原理
主從結構｜主從SR觸發器
注意右圖里面的那個符號，那個符號是代表下降沿Q變化。
當clk=1時，主按S、R翻轉，從保持。
當clk下降沿到達時，主保持，從根據主的狀態翻轉。因此每個clk周期，輸出狀態只可能改變一次，提高了可靠性。
2.主從JK觸發器
為解除約束，即使出現S=R=1的情況下，Q*也是確定的。
可見，JK比SR多的是把Q與Q’狀態引回了主的首部。這樣出現S=R=1的情況，會讓Q與Q’的狀態翻轉。
Q=0時，只允許J=1的信號進入主觸發器。
Q=1時，只允許K=1的信號進入主觸發器。
可見，JK只比SR多了一個J=K=1的狀態翻轉。
多輸入主從觸發器
知道這個就OK
由於JK主從觸發器只和最終狀態有關，因此有抗干擾能力。
5.5 邊沿出發的觸發器
為了提高可靠性，增強抗干擾能力，讓觸發器的次態僅取決於CLK的下降沿（或上升沿）到來時的輸入信號狀態，與在此前、后輸入的狀態沒有關系。
電路結構和工作原理
用兩個電平觸發D觸發器組成邊沿觸發器
關於電平觸發D觸發器可以參考上文
clk=0時（綠色），Q保持，反饋通路接通，自鎖。
clk上升后（紅色），Q1狀態將傳送到Q，同時D信號被TG1阻隔。
動作特點
Q*變化發生在clk的上升沿，且僅取決於上升沿到達時輸入的狀態，與此前、后的狀態無關。
5.6 觸發器的邏輯功能及其描述方法
5.6.1 觸發器按邏輯功能的分類
時鍾控制的觸發器中，由於輸入方式不同、次態隨輸入變化的規則不同，因此可以分類。
一、SR觸發器
1.定義：凡在時鍾信號作用下，具有如下功能的觸發器稱為SR觸發器。
2.特性方程
\(Q*=S+R'Q\)
\(SR=0\)
3.狀態轉換圖
4.符號
二、JK觸發器
三、T觸發器
T是一個翻轉信號。如果為1，則翻轉Q。
四、D觸發器
D信號為0時，會把輸出狀態設為0；D信號為1時，會把輸出狀態設為1.