veriog之四位全加器

verilog之四位全加器

1、簡易代碼

module adder_4bit (
    cout,sum,ina,inb,cin    
);

output[3:0] sum;
output cout;
input[3:0] ina,inb;
input cin;
assign {cout,sum}=ina+inb+cin;


endmodule

2、功能分析

這里最主要的問題在於verilog中的加號對應的硬件是什么。verilog中的加號應該是一個全加器的輸入和輸出。不使用括號區分時應該使用的同級的輸入和對應的輸出。使用括號可以將輸入分級。這個簡單理解就是執行是否存在順序。（當然FPGA的編譯器可能根據實際的設計需要自動優化，可能沒辦法觀察到這個區別）。

這里實現的全加器就是利用加號可以將兩個變量的全加結果輸出。