基於FPGA的任意分頻實現

一、引言

　　在數字邏輯電路設計中，分頻器是一種基本的電路單元。通常用來對某個給定頻率進行分頻，以得到我們想要的頻率。在FPGA中，我們一般都是通過計數器來實現分頻，分頻得到的時鍾質量沒有通過PLL得到的時鍾質量好，用於對時鍾信號要求較高的邏輯設計中，還是用PLL分頻比較好。下面將詳細介紹任意偶數分頻，奇數分頻，小數分頻。

 

二、偶數分頻

　　以四分頻為例，假設系統時鍾頻率為 50MHz，那么周期為 20ns，四分頻之后得到的時鍾頻率為 12.5MHz，時鍾周期為 80ns。在50MHz的系統時鍾的驅動下，計數器要在計數到  40 ns ，輸出時鍾翻轉，計數到40 ns時，計數器的值為1，剛好計數兩下。

　　代碼如下：

// *********************************************************************************
// Project Name : even_divclk
// Email            : 
// Create Time   : 2020/07/07 9：59
// Module Name  : even_divclk
// editor        : qing
// Version        : Rev1.0.0
// Description  : 任意占空比為50%的偶數分頻
// *********************************************************************************

module even_divclk(
    input                sclk                ,  // System clk 50MHz
    input                s_rst_n        ,

    output    reg         div_clk        
    );

//========================================================================\
// =========== Define Parameter and Internal signals =========== 
//========================================================================/

// parameter         n    =                 ;
parameter         n    =    4             ; // just for test

reg            [19:0]        cnt         ;

always @ (posedge sclk or negedge s_rst_n) begin  // cnt
        if(s_rst_n == 1'b0)
            cnt <= 0;
        else if(cnt == n/2 - 1)
            cnt <= 0;
        else
            cnt <= cnt + 1'b1; 
    end    

always @ (posedge sclk or negedge s_rst_n) begin
    if(s_rst_n == 1'b0)
        div_clk <= 1'b0;
    else if(cnt == n/2 - 1)
        div_clk <= ~div_clk;
    else
        div_clk <= div_clk;    
end

endmodule

　　testbench:

// *********************************************************************************
// Project Name : even_divclk
// Email        : 
// Create Time  : 2020/07/07 10：10
// Module Name  : even_divclk_tb
// editor        : qing
// Version        : Rev1.0.0
// *********************************************************************************
`timescale 1ns/1ps
module even_divclk_tb;
    reg            sclk        ;
    reg         s_rst_n        ;
    wire        div_clk        ;

even_divclk even_divclk_inst(
    .sclk    (sclk        ),
    .s_rst_n(s_rst_n    ),
    .div_clk(div_clk    )
    );

initial
    sclk = 1'b0;
    always #10 sclk = ~sclk;

initial
    begin
        #1;
        s_rst_n = 1'b0;
        #21;
        s_rst_n = 1'b1;
    end

endmodule

　　Modelsim仿真結果：

 　　由圖可見，達到預期目的。

 

三、奇數分頻

 

　　奇數分頻需要通過兩個輔助時鍾來生成，如上圖所示，以占空比為 50% 的 5 分頻為例，分頻得到的信號 div_clk = clk_p | clk_n。

　　假設分頻系數為 n，那么 clk_p 在 在時鍾信號的上升沿的驅動下第 （n - 1）/2 - 1 個時鍾的上升沿翻轉一次，在（n - 1）個時鍾的上升沿的時候再翻轉一次；clk_n 則是在時鍾信號的下降沿的驅動下，在第（n - 1）/2 - 1個時鍾的下降沿翻轉一次，在（ n - 1）個時鍾的時候再翻轉一次，將 clk_p 與 clk_n 做或運算得到 div_clk。

　　下面是一個占空比為 50% 的5分頻的例程。

// *********************************************************************************
// Project Name : odd_divclk
// Email            : 
// Create Time  : 2020/07/07 11：12
// Module Name  : odd_divclk
// editor        : qing
// Version        : Rev1.0.0
// Description    : 任意占空比為 50% 的奇數分頻 
// *********************************************************************************

module odd_divclk(
    input                sclk        ,  // System clk 50MHz
    input                s_rst_n        ,

    output                div_clk        
    );
//========================================================================\
// =========== Define Parameter and Internal signals =========== 
//========================================================================/

parameter         n =    5                ;

reg            [19:0]        cnt1         ;
reg            [19:0]        cnt2        ;
reg                        clk_p        ;
reg                         clk_n        ;        

//=============================================================================
//****************************     Main Code    *******************************
//=============================================================================

always @ (posedge sclk or negedge s_rst_n) begin  // cnt1
    if(s_rst_n == 1'b0)
        cnt1 <= 0;
    else if(cnt1 == n - 1)
        cnt1 <= 0;
    else
        cnt1 <= cnt1 + 1'b1;        
end

always @ (posedge sclk or negedge s_rst_n) begin  // cnt2
    if(s_rst_n == 1'b0)
        clk_p <= 1'b1;
    else if(cnt1 == (n-1)/2-1)    
        clk_p <= ~clk_p;
    else if(cnt1 == (n-1))
        clk_p <= ~clk_p;
end

always @ (negedge sclk or negedge s_rst_n) begin  // cnt2
    if(s_rst_n == 1'b0)
        cnt2 <= 0;
    else if(cnt2 == n - 1)
        cnt2 <= 0;
    else
        cnt2 <= cnt2 + 1'b1;        
end

always @ (negedge sclk or negedge s_rst_n) begin  // cnt2
    if(s_rst_n == 1'b0)
        clk_n <= 1'b1;
    else if(cnt2 == (n-1)/2-1)    
        clk_n <= ~clk_n;
    else if(cnt2 == n - 1)
        clk_n <= ~clk_n;
end

assign div_clk = clk_p | clk_n;

endmodule    

　　testbench

// *********************************************************************************
// Project Name : even_divclk
// Email        : 
// Create Time  : 2020/07/07 10：10
// Module Name  : even_divclk_tb
// editor        : qing
// Version        : Rev1.0.0
// *********************************************************************************
`timescale 1ns/1ps
module even_divclk_tb;
    reg            sclk        ;
    reg         s_rst_n        ;
    wire        div_clk        ;

odd_divclk odd_divclk_inst(
    .sclk    (sclk        ),
    .s_rst_n(s_rst_n    ),
    .div_clk(div_clk    )
    );

initial
    sclk = 1'b0;
    always #10 sclk = ~sclk;

initial
    begin
        #1;
        s_rst_n = 1'b0;
        #21;
        s_rst_n = 1'b1;
    end

endmodule

　　Modelsim仿真結果

 

 

四、小數分頻

　　未完待續······