1. 檢查時鍾引腳配置（pin planner）引腳是否配置正確
2.檢查硬件時鍾輸出，是否有波形
- 有源晶振通常上電就有輸出，出問題可能性較小
- 無源晶振太容易出問題了，動不動就不振盪
- 兩側的電容大小是否配的相同？
- 兩側電容接法是否正常，通常兩側電容另一邊接地較容易起振
3. STP的采樣時鍾
- 采樣時鍾的選擇是否合理（公用其他時鍾容易出現該現象）
- 采樣深度是否合理，可以適當修改（暫時並不清楚多少算合適，繼續學習吧）
- 建議使用PLL單獨倍頻一個時鍾信號，只用於當STP采樣時鍾