module divide_2(clk,rst,clk_out);
input clk,rst;
output clk_out;
reg clk_out;
always @(posedge clk or negedge rst)
if(!rst)
begin
clk_out<=0;
end
else
begin
clk_out<=~clk_out;
end
endmodule
用Verilog來實現d觸發器2分頻的Verilog hdl程序
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