modelsim常用操作

1、庫的定義（library）

modelsim是比較常用的仿真軟件，主要用於數字電路的仿真，可以實現高效的前后仿真。仿真，就需要幾個關鍵的元素：激勵、設計模塊、設計模塊的約束平台。激勵，就是電路的輸入。設計模塊就是設計好的電路。約束，就是電路實現的實際過程中所需的要求。（這也是后仿真的必須文件）。而庫，就是包含這幾個要素的集合。個人理解就是用於區分不同工作環境的文件夾。

2、工程的定義（project）

modelsim的project的界限並不明確，只要將某個測試模塊的調用模塊全部放在一個工程下即可。某個工程下的任意一個模塊都可以仿真。可以理解為庫下面的相應設計。這種設計架構和常見的電路設計軟件不同。一般的設計是建立工程后加入器件和其他的資源庫，而modelsim是在資源庫下創建工程，這點適應一下就行。

3、創建工程

就是直接使用模塊仿真，不加入其他約束。

由於沒有其他的約束，可以直接使用默認的work來創建工程。

file：用於文件流的輸入輸出，創建保存新的文件都在這里實現

edit：編輯，用於某些操作的選擇

view：視圖，選擇視覺效果

Compile：編譯，就是更新工程文件

Simulate：仿真，就是啟動激勵文件，開始仿真

add：添加元素，向特定的窗口添加元素

library：設置庫

bookmarks：批量處理

Window：新建窗口，一般不小心關掉某個顯示窗口時可以在這里找。

help：訪問一些幫助網站或者文檔

這里是非常常見的Windows軟件窗口，基本的操作可以和其他軟件對比使用。

操作流程：

file》new》project

新建的工程，輸入工程名，其他默認。

選擇創建新文件即可

這里選擇文件的語言verilog（根據需要設計），輸入文件名

這個project面板包含當前工程的所有文件，（注意，modelsim只會打開一個工程，打開新的工程會關閉原來的工程）

新建的文件是在該工程目錄下的未知文件，需要編譯。

一般右擊》compiled》compile all即可編譯所有文件，其他選項也可以嘗試一下。

另外一個重要的面板是library，這里可以選擇仿真文件開始仿真。這里也是modelsim最容易翻車的地方。

4、使用控制台仿真

verilog代碼：

這里是一個新的窗口，在project面板內部的文件上右擊》edit就可以調出相應的代碼編輯面板。代碼很短，就不單獨列出代碼來，敲一下就好。注意verilog的代碼名和模塊名一致。

右擊編譯后如圖所示。

一般來說，此時work庫里會自動添加相應的仿真選項，但是這里沒有出現，解決方法有兩種：

1、右擊》refresh或者右擊》update

2、重啟軟件

當然，應當保證文件編譯通過且文件模塊名一致。

這是就會出現相應的module選項。

接下來：選中module》右擊》simulate

這里就出現了sim面板，也就是simulate的結果。

但是這里並不會直接出現控制面板的結果。

這個是控制面板Transcripe，用於輸入指令和顯示結果。

這里並沒有display的結果。只有仿真的報告。但是前面的指令對象由sim變成了VSIM。

在控制面板輸入run -all就可以得到。

5、波形仿真

這部分的內容有時間再做吧，前面的操作基本相同，就是在sim面板中添加信號到wave中即可（使用前面菜單欄中的add實現）。至於如何調整波形、展開波形和觀察波形，可以自己探索。