靜態時序分析的基本概念和目的

內容：

靜態時序分析的概念與目的

與時鍾相關的時序特性

靜態時序分析（Statistic）

 

https://blog.csdn.net/u013668469/article/details/98033000 時鍾sdc

靜態時序分析的概念和目的 

時序路徑與關鍵路徑

時序路徑：是一個點到另一個點的數據通路，數據沿着時序路徑進行傳遞，每條時序路徑有一個起點(Startpoint)和一個終點(Endpoint)。

起點可以是：數據輸入端口，觸發器或寄存器的時鍾引腳。

終點可以是：數據輸出端口，時序器件的除時鍾引腳外的所有輸入引腳。

因此時序路徑可以是數據輸入端口到寄存器、寄存器到寄存器、寄存器到輸出端口、輸入端口到輸出端口。

如下圖電路中存在4條路徑：

1. 從輸入端口A到FF1的D端；
2. 從FF1的CLK端到FF2的D端；
3. 從FF2的CLK端到輸出端口Z；
4. 從輸入端口A到輸出端口Z。

一般情況下，路徑1、2、3是最常見的，路徑4比較少見。？？？

 

 

關鍵路徑：路徑的特性是存在延時，其中延時最長的一條稱為關鍵路徑。

常見的時序路徑約束

在進行約束前，需要了解觸發器的三個概念：建立時間、保持時間和亞穩態。這里簡單介紹這三個概念，更深入的介紹見《筆試題》、《亞穩態》。

建立時間指的是在時鍾有效沿來之前數據必須保持穩定的一段時間，否則觸發器鎖存不住數據，用Tsu表示。

保持時間指的是在時鍾有效沿來之后數據仍需保持穩定的一段時間，否則觸發器鎖存不住數據，用Th表示。

亞穩態：半導體廠商在工藝庫中規定了每個觸發器的建立時間和保持時間參數。如果數據在建立時間和保持時間中被采樣，那么其輸出是不可預知的，有可能是0，也有可能是1，這種未知的狀態稱為亞穩態。

了解這三個概念后，就可以對路徑進行約束。約束的目的就是為了確定寄存器是否滿足建立時間（和保持時間）。

 

與時鍾相關的時序特性

時鍾的時序特性主要分為抖動（Jitter）、偏移（Skew）和占空比失真（Duty Cycle Distortion）三種。在低速設計中不需要考慮這些時序特性；但是在告訴設計中，由於這三種特性會造成普遍的時序問題。

(1)時鍾抖動

定義：理想時鍾信號應該是理想的方波，但是現實中的時鍾邊沿不可能是瞬時變化的，有一個從高到低/從低到高的變化過程；同時存在噪聲的原因，實際的時鍾與理想時鍾的長度存在必然的偏差。

 

分類：

周期抖動（Period Jitter）：一個實際周期的長度與一個理想周期的最大時間偏差。

周期差抖動（Cycle-to-cycle Jitter）：兩個相鄰周期之間周期長度的偏差，總是小於周期抖動。

長期抖動（Long-term Jitter）：一個時鍾沿相對於基准周期時鍾沿經過一段時間的延遲之后，與基准時鍾邊沿的偏離。

(2)時鍾偏移（clock skew）

定義：時鍾信號需要給整個電路的時序單元提供信號，但是由於時鍾與各時序單元的距離，時序單元的負載等因素，導致同一個時鍾信號到達不同的時序單元的時間存在差異(永遠存在)。

 

 

上圖時鍾偏移計算公式：Tskew=Tclk2-Tclk1，Tskew為時鍾到達寄存器D2相對於到達寄存器D1的時鍾偏移。

(3)占空比失真DCD（Duty Cycle Distortion）

定義：通常是由於信號的posedge和negedge時序不同造成的，時鍾信號在一個周期中保持高電平的時間不符合時鍾占空比。

問題：DCD會導致吞噬大量的時序裕量，造成數字信號的失真，使過零區間偏離理想的位置。

靜態時序分析常見面試題

1. 什么是STA？靜態時序分析，不需要向量去激活某一路徑，而是對所有時序路徑進行錯誤分析。
2. 什么是data arrival time？輸入數據在有效時鍾沿后到達所需要的時間，分為時鍾到達寄存器時間，寄存器輸出延時和數據傳輸延時。
3. 什么是required time？
4. 什么是slack?
5. STA中有哪些data path？input2reg，reg2reg，reg2output，input2output。
6. 有哪些timing constranints exceptions？false path，multi cycle path，min/max path。
7. 什么是clock latency？clock latency可以分為source latency和network latency，source latency是源時鍾到芯片clock輸入端的延遲；network latency是芯片clock輸入端到flip flop clock輸入的延遲。
8. 什么是clock skew？來自同一個source clock到不同FF的時鍾端的延遲之差。
9. 什么是uncertainty？由於時鍾抖動Jitter和時鍾偏移Skew導致的時鍾相對於理想位置的偏差。
10. 什么是cell delay或propagation delay？
11. 什么是net delay？
12. 什么是drive strength？描述cell對其輸出端上負載電容的充放電能力。
13. 什么是門控時鍾(clock gating)?是通過額外邏輯來修建時鍾樹，從而降低同步設計中的功耗。