基於FPGA的百兆以太網通信

一、UDP協議介紹

  UDP是User Datagram Protocol 的簡稱，中文名是用戶數據報協議，是OSI（Open System Interconnection，開放式系統互聯）參考模型中一種無連接的傳輸層協議，提供面向事務的簡單不可靠信息傳送服務，IETF RFC768是UDP的正式規范。UDP在IP報文的協議號是17（即0x17）。

 

二、數據、UDP、IP、MAC四個報文的關系

  數據是打包在UDP協議中，UDP協議又是基於IP協議之上的，IP協議又是走MAC層發送的，即從包含關系來說：MAC幀中的數據段為IP數據報，IP報文中的數據段為UDP報文，UDP報文中的數據段為用戶希望傳輸的數據內容，如“Hello,welcome to FPGA !”。下圖為使用UDP協議發送“Hello,welcome to FPGA !”的數據層層打包示意圖：

 

 圖1

 

 圖2

 

三、UDP封包格式

        

 

 

   各個字段的組成

     （1） 前導碼：

      8'h55、8'h55、8'h55、8'h55、8'h55、8'h55、8'h55、8'hd5

     （2）mac首部：

    

 

 

     （3）IP首部：前20個字節是IP首部

 

 

       具體的各個字節就不細講了，講下IP首部校驗和（ip_checksum）.

      手動計算：

           在發送數據時，計算IP數據報的校驗和，步驟如下：

           a、將校驗和字段置為 0 ，然后將IP包頭按照16比特分成多個單元，如包頭不是16比特的倍數，則用0比特填充到16位比特的倍數；

           b、對各個單元采用反碼加法運算（即高位溢出位會加到低位，通常的補碼運算時直接丟掉溢出的高位），將得到的和的反碼填入校驗字段；

    （4）UDP首部

 

 

 

 ******* 16位UDP長度：UDP包頭 + 數據；

 

 ******* 16位UDP校驗和：要求不高時可以設為全零；

 

    （5）Crc

        Crc這塊是從前導碼之后，開始計算，直接例化現有的CRC32。

四、代碼設計

 

// Time : 2020.04.11 21:22
// Describe : udp_test 

module udp_test(
      rst_n,
    
    //MII 接口信號    
    mii_tx_clk,
    mii_tx_en,
    mii_tx_er,
    mii_tx_data,
    
    phy_rst_n
);

input rst_n;

input  mii_tx_clk;         //MII接口發送時鍾，由PHY芯片產生，25MHz
output mii_tx_en;           //MII接口發送數據使能信號，高電平有效
output mii_tx_er;           //發送錯誤，用以破壞數據包發送
output reg[3:0]mii_tx_data; //MII接口發送數據線，FPGA通過該數據線將需要發送的數據依次送給PHY芯片
output phy_rst_n;           //PHY 復位信號

assign phy_rst_n = 1'b1;

parameter des_mac     = 48'hc4_54_44_97_c5_d7;  //目標MAC地址
parameter src_mac     = 48'h00_0a_35_01_fe_c0;  //本機/源MAC地址
parameter type_length = 16'h08_00;                //數據幀類型
parameter data_total_len = 16'd22;                   //數據長度（因為MII接口一個字節分兩個時鍾，每個時鍾4位的方式發送，因此本值為實際數據所占字節數的2倍）

parameter src_port = 16'd5000;
parameter des_port = 16'd6000;

parameter ver        = 4'h4;                  //版本
parameter hdr_len    = 4'h5;                //首部長度
parameter tos        = 8'h00;                  //服務類型
//parameter total_len  = ip_total_len;            //IP報文總長
parameter id         = 16'h0000;               //分段標識
parameter offset     = 16'h0000;               //偏移
parameter ttl        = 16'h40;               //生存周期
parameter protocol   = 8'h11;               //上層協議類型
parameter src_ip     = 32'hc0_a8_00_02;      //源IP地址
parameter dst_ip     = 32'hc0_a8_00_03;      //目的IP地址

wire[15:0] ip_total_len;
wire[15:0] udp_total_len;
assign ip_total_len = data_total_len + 16'd28;
assign udp_total_len = data_total_len + 16'd8;

wire[31:0] CRC_Result;
reg [7:0] lsm_cnt;           //序列機計數器，本以太網幀發送系統使用線性序列機方式設計
wire CRC_EN;
assign CRC_EN = (lsm_cnt >= 17 && lsm_cnt <= 144);

crc32_d4 u0(
  .Clk(mii_tx_clk),
  .Rst_n(rst_n), 
  .Data(mii_tx_data), 
  .Enable(CRC_EN),
  .Initialize(~mii_tx_en),
  .Crc(), 
  .CrcError(),
  .Crc_eth(CRC_Result)
 );

wire [31:0]sum;
wire [15:0] ip_checksum;
assign sum = {ver,hdr_len,tos} + ip_total_len + id + offset + {ttl,protocol} + src_ip[31:16]+ src_ip[15:0] + dst_ip[31:16] + dst_ip[15:0];

assign ip_checksum = ~(sum[31:16] + sum[15:0]);

wire tx_go;                // 使能發送

reg en_tx;                   //內部的數據幀發送使能信號，高電平時將數據通過MII接口送出

reg [28:0]cnt;  //發送間隔計數器
always@(posedge mii_tx_clk or negedge rst_n)
  if(!rst_n)
     cnt <= 28'd0;
  else if(cnt == 28'd1000)  // 35000000
     cnt <= 28'd0;
  else
    cnt <= cnt + 1'b1;
    
//每671ms啟動一次發送數據    
assign tx_go = (cnt == 28'd1000) ? 1'b1 : 1'b0;  // 35000000

//根據發送啟動信號產生內部發送使能信號
always@(posedge mii_tx_clk or negedge rst_n) 
  if(!rst_n)
     en_tx <= 1'd0;
  else if(tx_go)
     en_tx <= 1'd1;
  else if(lsm_cnt >= 153)      //一幀數據發送完成，清零發送使能信號
     en_tx <= 1'd0;

always@(posedge mii_tx_clk or negedge rst_n) //主序列機計數器
  if(!rst_n)
     lsm_cnt <= 8'd0;
  else if(en_tx) begin
    if(lsm_cnt == 8'd153)
       lsm_cnt <= 8'd0;
     else
       lsm_cnt <= lsm_cnt + 1'b1;
  end
  else
     lsm_cnt <= 8'd0;    

always@(*) begin
    case(lsm_cnt)
       1: mii_tx_data <= 4'h5;  // 前導碼 + 分隔符的一個5
        2: mii_tx_data <= 4'h5;
        3: mii_tx_data <= 4'h5;
        4: mii_tx_data <= 4'h5;
        5: mii_tx_data <= 4'h5;
        6: mii_tx_data <= 4'h5;
        7: mii_tx_data <= 4'h5;
        8: mii_tx_data <= 4'h5;
        9: mii_tx_data <= 4'h5;
        10:mii_tx_data <= 4'h5;
        11:mii_tx_data <= 4'h5;
        12:mii_tx_data <= 4'h5;
        13:mii_tx_data <= 4'h5;
        14:mii_tx_data <= 4'h5;
        15:mii_tx_data <= 4'h5;
            
        16: mii_tx_data <= 4'hd;  // 分隔符
        
      17: mii_tx_data <= des_mac[43:40];  // 目的MAC地址，先發高八位中的低四位 48'c4_54_44_97_c5_d7
        18: mii_tx_data <= des_mac[47:44];
        19: mii_tx_data <= des_mac[35:32];
        20: mii_tx_data <= des_mac[39:36];
        21: mii_tx_data <= des_mac[27:24];
        22: mii_tx_data <= des_mac[31:28];
        23: mii_tx_data <= des_mac[19:16];
        24: mii_tx_data <= des_mac[23:20];
        25: mii_tx_data <= des_mac[11:8];
        26: mii_tx_data <= des_mac[15:12];
        27: mii_tx_data <= des_mac[3:0];
        28: mii_tx_data <= des_mac[7:4];    
    
                  
        29: mii_tx_data <= src_mac[43:40];// 0  //源MAC地址 48'h00_0a_35_01_fe_c0
        30: mii_tx_data <= src_mac[47:44];// 0
        31: mii_tx_data <= src_mac[35:32];// a
        32: mii_tx_data <= src_mac[39:36];// 0
        33: mii_tx_data <= src_mac[27:24];// 5
        34: mii_tx_data <= src_mac[31:28];// 3
        35: mii_tx_data <= src_mac[19:16];// 1
        36: mii_tx_data <= src_mac[23:20];// 0
        37: mii_tx_data <= src_mac[11:8]; // e
        38: mii_tx_data <= src_mac[15:12];// f
        39: mii_tx_data <= src_mac[3:0]; // 0
        40: mii_tx_data <= src_mac[7:4];    // c
                
        41: mii_tx_data <= type_length[11:8];  //以太網幀類型/長度,0x0800
        42: mii_tx_data <= type_length[15:12];
        43: mii_tx_data <= type_length[3:0];
        44: mii_tx_data <= type_length[7:4];
        
        45: mii_tx_data =    4'h5;  // IP首部長度
        46: mii_tx_data =    4'h4;  // IPv4協議
        
        47: mii_tx_data =    4'h0;  // 服務類型
        48: mii_tx_data =    4'h0;
        
        49: mii_tx_data =    ip_total_len[11:8];   // IP數據報總長度（IP報頭+數據）
        50: mii_tx_data =    ip_total_len[15:12];
        51: mii_tx_data =    ip_total_len[3:0];
        52: mii_tx_data =    ip_total_len[7:4];
        
        53: mii_tx_data =    4'h0;  // 數據包標識
        54: mii_tx_data =    4'h0;
        55: mii_tx_data =    4'h0;
        56: mii_tx_data =    4'h0;
        
        57: mii_tx_data =    4'h0;  // 標識+分段偏移
        58: mii_tx_data =    4'h0;
        59: mii_tx_data =    4'h0;
        60: mii_tx_data =    4'h0;
        
        61: mii_tx_data =    4'h0;  // 生存時間
        62: mii_tx_data =    4'h4;
        
        63: mii_tx_data =    4'h1;  // 數據報類型 17： UDP
        64: mii_tx_data =    4'h1;
        
        65: mii_tx_data =    ip_checksum[11:8];  // IP報頭校驗和 使用自動IP和校驗邏輯生成的校驗和值
        66: mii_tx_data =    ip_checksum[15:12];
        67: mii_tx_data =    ip_checksum[3:0];
        68: mii_tx_data =    ip_checksum[7:4];
        
        //sender ip : 192.168.0.2
        69: mii_tx_data =    4'h0; // 192
        70: mii_tx_data =    4'hc;
        
        71: mii_tx_data =    4'h8; // 168
        72: mii_tx_data =    4'ha;
        
        73: mii_tx_data =    4'h0; // 0
        74: mii_tx_data =    4'h0;
        
        75: mii_tx_data =    4'h2;
        76: mii_tx_data =    4'h0; // 2
        
        77: mii_tx_data =    4'h0;  // 目的192.168.0.3
        78: mii_tx_data =    4'hc;
        
        79: mii_tx_data =    4'h8;
        80: mii_tx_data =    4'ha;
        
        81: mii_tx_data =    4'h0;   
        82: mii_tx_data =    4'h0;

      83: mii_tx_data = 4'h3;
      84: mii_tx_data = 4'h0;        
        
        85: mii_tx_data =    src_port[11:8];    // 源端口號5000(0x1388)
        86: mii_tx_data =    src_port[15:12];
        87: mii_tx_data =    src_port[3:0];  
        88: mii_tx_data =    src_port[7:4];
        
        89: mii_tx_data =    des_port[11:8];    // 目的端口號
        90: mii_tx_data =    des_port[15:12];  
        91: mii_tx_data =    des_port[3:0];  
        92: mii_tx_data =    des_port[7:4];
        
        93: mii_tx_data =    udp_total_len[11:8];  // UDP數據報總長度（UDP報頭+數據）
        94: mii_tx_data =    udp_total_len[15:12]; 
        95: mii_tx_data =    udp_total_len[3:0];
        96: mii_tx_data =    udp_total_len[7:4];
        
        97: mii_tx_data =    4'h0;  // UDP報頭校驗和  忽略
        98: mii_tx_data =    4'h0;
        99: mii_tx_data =    4'h0;  
        100: mii_tx_data = 4'h0;
        
        101: mii_tx_data = 4'h8;   // H        // 用戶數據：Hello, welcom to FPGA!
        102: mii_tx_data = 4'h4;
        
        103: mii_tx_data = 4'h5;  // e
        104: mii_tx_data = 4'h6;
        
        105: mii_tx_data = 4'hc;  // l
        106: mii_tx_data = 4'h6;
        
        107: mii_tx_data = 4'hc;  // l
        108: mii_tx_data = 4'h6;
        
        109: mii_tx_data = 4'hf;  // o
        110: mii_tx_data = 4'h6;
        
        111: mii_tx_data = 4'hc;  // ,
        112: mii_tx_data = 4'h2;
        
        113: mii_tx_data = 4'h7;  // W
        114: mii_tx_data = 4'h7;
        
        115: mii_tx_data = 4'h5;  // e
        116: mii_tx_data = 4'h6;
        
        117: mii_tx_data = 4'hc;  // l
        118: mii_tx_data = 4'h6;
        
        119: mii_tx_data = 4'h3;  // c
        120: mii_tx_data = 4'h6;  
        
        121: mii_tx_data = 4'hf;  // o
        122: mii_tx_data = 4'h6;
        
        123: mii_tx_data = 4'hd;  // m
        124: mii_tx_data = 4'h6;
        
        125: mii_tx_data = 4'h5;  // e
        126: mii_tx_data = 4'h6;
        
        127: mii_tx_data = 4'h0;  // 
        128: mii_tx_data = 4'h2;
        
        129: mii_tx_data = 4'h4;  // t
        130: mii_tx_data = 4'h7;
        
        131: mii_tx_data = 4'hf;  // o
        132: mii_tx_data = 4'h6;
        
        133: mii_tx_data = 4'h0;  // 
        134: mii_tx_data = 4'h2;
        
        135: mii_tx_data = 4'h6;  // F
        136: mii_tx_data = 4'h4;
        
        137: mii_tx_data = 4'h0;  // P
        138: mii_tx_data = 4'h5;
        
        139: mii_tx_data = 4'h7;  // G
        140: mii_tx_data = 4'h4;
        
        141: mii_tx_data = 4'h1;  // A
        142: mii_tx_data = 4'h4;
        
        143: mii_tx_data = 4'h1;  // !
        144: mii_tx_data = 4'h2;
        
        145: mii_tx_data <= CRC_Result[27:24];  //發送CRC 校驗結果
        146: mii_tx_data <= CRC_Result[31:28];
        147: mii_tx_data <= CRC_Result[19:16];
        148: mii_tx_data <= CRC_Result[23:20];
        149: mii_tx_data <= CRC_Result[11:8];
        150: mii_tx_data <= CRC_Result[15:12];
        151: mii_tx_data <= CRC_Result[3:0];
        152: mii_tx_data <= CRC_Result[7:4];

        153: mii_tx_data <= 4'd0;
        default: mii_tx_data <= 4'd0;
     endcase
  end

assign mii_tx_en = ((lsm_cnt >= 1) && (lsm_cnt <= 153)) ? 1'b1 : 1'b0;

endmodule
    

 

`timescale 1ns/1ns
module crc32_d4 (Clk, Rst_n, Data, Enable, Initialize, Crc, CrcError, Crc_eth);


parameter Tp = 1;

input Clk;
input Rst_n;
input [0:3] Data;
input Enable;
input Initialize;

output [31:0] Crc;
output [31:0] Crc_eth;

output CrcError;

reg  [31:0] Crc;

wire [31:0] CrcNext;

assign CrcNext[0] = Enable & (Data[0] ^ Crc[28]); 
assign CrcNext[1] = Enable & (Data[1] ^ Data[0] ^ Crc[28] ^ Crc[29]); 
assign CrcNext[2] = Enable & (Data[2] ^ Data[1] ^ Data[0] ^ Crc[28] ^ Crc[29] ^ Crc[30]); 
assign CrcNext[3] = Enable & (Data[3] ^ Data[2] ^ Data[1] ^ Crc[29] ^ Crc[30] ^ Crc[31]); 
assign CrcNext[4] = (Enable & (Data[3] ^ Data[2] ^ Data[0] ^ Crc[28] ^ Crc[30] ^ Crc[31])) ^ Crc[0]; 
assign CrcNext[5] = (Enable & (Data[3] ^ Data[1] ^ Data[0] ^ Crc[28] ^ Crc[29] ^ Crc[31])) ^ Crc[1]; 
assign CrcNext[6] = (Enable & (Data[2] ^ Data[1] ^ Crc[29] ^ Crc[30])) ^ Crc[ 2]; 
assign CrcNext[7] = (Enable & (Data[3] ^ Data[2] ^ Data[0] ^ Crc[28] ^ Crc[30] ^ Crc[31])) ^ Crc[3]; 
assign CrcNext[8] = (Enable & (Data[3] ^ Data[1] ^ Data[0] ^ Crc[28] ^ Crc[29] ^ Crc[31])) ^ Crc[4]; 
assign CrcNext[9] = (Enable & (Data[2] ^ Data[1] ^ Crc[29] ^ Crc[30])) ^ Crc[5]; 
assign CrcNext[10] = (Enable & (Data[3] ^ Data[2] ^ Data[0] ^ Crc[28] ^ Crc[30] ^ Crc[31])) ^ Crc[6]; 
assign CrcNext[11] = (Enable & (Data[3] ^ Data[1] ^ Data[0] ^ Crc[28] ^ Crc[29] ^ Crc[31])) ^ Crc[7]; 
assign CrcNext[12] = (Enable & (Data[2] ^ Data[1] ^ Data[0] ^ Crc[28] ^ Crc[29] ^ Crc[30])) ^ Crc[8]; 
assign CrcNext[13] = (Enable & (Data[3] ^ Data[2] ^ Data[1] ^ Crc[29] ^ Crc[30] ^ Crc[31])) ^ Crc[9]; 
assign CrcNext[14] = (Enable & (Data[3] ^ Data[2] ^ Crc[30] ^ Crc[31])) ^ Crc[10]; 
assign CrcNext[15] = (Enable & (Data[3] ^ Crc[31])) ^ Crc[11]; 
assign CrcNext[16] = (Enable & (Data[0] ^ Crc[28])) ^ Crc[12]; 
assign CrcNext[17] = (Enable & (Data[1] ^ Crc[29])) ^ Crc[13]; 
assign CrcNext[18] = (Enable & (Data[2] ^ Crc[30])) ^ Crc[14]; 
assign CrcNext[19] = (Enable & (Data[3] ^ Crc[31])) ^ Crc[15]; 
assign CrcNext[20] = Crc[16]; 
assign CrcNext[21] = Crc[17]; 
assign CrcNext[22] = (Enable & (Data[0] ^ Crc[28])) ^ Crc[18]; 
assign CrcNext[23] = (Enable & (Data[1] ^ Data[0] ^ Crc[29] ^ Crc[28])) ^ Crc[19]; 
assign CrcNext[24] = (Enable & (Data[2] ^ Data[1] ^ Crc[30] ^ Crc[29])) ^ Crc[20]; 
assign CrcNext[25] = (Enable & (Data[3] ^ Data[2] ^ Crc[31] ^ Crc[30])) ^ Crc[21]; 
assign CrcNext[26] = (Enable & (Data[3] ^ Data[0] ^ Crc[31] ^ Crc[28])) ^ Crc[22]; 
assign CrcNext[27] = (Enable & (Data[1] ^ Crc[29])) ^ Crc[23]; 
assign CrcNext[28] = (Enable & (Data[2] ^ Crc[30])) ^ Crc[24]; 
assign CrcNext[29] = (Enable & (Data[3] ^ Crc[31])) ^ Crc[25]; 
assign CrcNext[30] = Crc[26]; 
assign CrcNext[31] = Crc[27]; 


always @ (posedge Clk or negedge Rst_n)
begin
  if (!Rst_n)
    Crc <= #1 32'hffffffff;
  else
  if(Initialize)
    Crc <= #Tp 32'hffffffff;
  else if(Enable)
    Crc <= #Tp CrcNext;
end

assign Crc_eth = ~{
                        CrcNext[28], CrcNext[29], CrcNext[30], CrcNext[31],
                        Crc[24], Crc[25], Crc[26], Crc[27],
                        Crc[20], Crc[21], Crc[22], Crc[23],
                        Crc[16], Crc[17], Crc[18], Crc[19],
                        Crc[12], Crc[13], Crc[14], Crc[15],
                        Crc[ 8], Crc[ 9], Crc[10], Crc[11],
                        Crc[ 4], Crc[ 5], Crc[ 6], Crc[ 7],
                        Crc[ 0], Crc[ 1], Crc[ 2], Crc[ 3]};


assign CrcError = Crc[31:0] != 32'hc704dd7b;  // CRC not equal to magic number

endmodule

仿真代碼：

`timescale 1ns/1ps
module udp_test_tb;
  reg rst_n;
  reg  mii_tx_clk;           //MII接口發送時鍾，由PHY芯片產生，25MHz
  wire mii_tx_en;           //MII接口發送數據使能信號，高電平有效
  wire mii_tx_er;           //發送錯誤，用以破壞數據包發送
  wire [3:0]mii_tx_data;   //MII接口發送數據線，FPGA通過該數據線將需要發送的數據依次送給PHY芯片
  wire phy_rst_n;     
  
udp_test u0(
 .rst_n(rst_n),
     
 .mii_tx_clk(mii_tx_clk),
 .mii_tx_en(mii_tx_en),
 .mii_tx_er(mii_tx_er),
 .mii_tx_data(mii_tx_data),
 
 .phy_rst_n(phy_rst_n)
);

initial
  mii_tx_clk = 1'b0;
  always #20 mii_tx_clk = ~mii_tx_clk;
  
initial
  begin
    rst_n = 1'b0;
     #100;
     rst_n = 1'b1;
     
     #100000;
     $stop;
  end
endmodule

 

 

注：代碼設計參考小梅哥的設計思路